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Arquitetura central da codificação do corpo

Arquitetura central da codificação do corpo



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Em primeiro lugar, não sou um cara da biologia; Estou em Ciência da Computação. Mas, tenho um grande interesse em todos os mistérios da natureza, do universo ao corpo humano. Então, eu quero fazer uma pergunta relacionada à genética.
Como eu li que todas as características biológicas de uma pessoa (tanto masculinas quanto femininas) são transmitidas geneticamente para a prole (é claro, supondo o cruzamento). Então, se a cor dos olhos da minha mãe for azul e a cor dos olhos do meu pai também for azul, eu terei a cor azul também, mas e a arquitetura central do corpo? Quer dizer, tenho 2 pernas em um determinado local do meu corpo (minha cintura, mas não da minha cabeça!) E outras orientações semelhantes.
Por que eles são assim? Se eles de alguma forma fossem alterados, o corpo resultante seria estável? A resposta é diferente no caso de a mudança ser artificialmente projetada ou natural?
Onde essas informações arquitetônicas centrais estão exatamente armazenadas (se a resposta for DNA, então como?) E de que forma elas são armazenadas? Como essas informações não mudam em milhares de anos ou mesmo milhões de anos? E essa informação é de tal natureza que contém passos "exatos" para desenvolver uma estrutura cerebral saudável, digamos, (que é realmente complexa)?
Minha outra pergunta é: se houver uma comunidade de pessoas mutantes, seus descendentes serão sempre mutados com 100% de certeza?

Sei que são muitas perguntas, mas você pode ver que basicamente giram em torno das informações que tenho curiosidade. Alguém pode atender à minha curiosidade?


Bem-vindo ao Biology.SE!

Sua pergunta é muito ampla. Além disso, sua postagem tem o padrão de conter várias perguntas. No futuro, certifique-se de restringir sua postagem a apenas perguntas, pois será muito mais provável que você receba uma boa resposta. Espero poder dar algumas indicações sobre como obter mais conhecimento nesta resposta. Nesta resposta, não considero todas as suas perguntas uma a uma para respondê-las (ou guiá-lo para a resposta), mas acho que todas as suas perguntas serão respondidas à medida que você aprende mais sobre os assuntos que cito. Espero que essa resposta o ajude.

Muito básico de genética molecular

Você deve começar a ter algumas idéias sobre genética. Certifique-se de saber o que é um cromossomo, um gene, um alelo, uma proteína e um fenótipo. A Wikipedia irá ajudá-lo com isso. Volte para Biology.SE se algo não parecer claro para você.

Noções básicas de genética e evolução

Você está definitivamente interessado no conceito de segregação. Este é um conceito muito fundamental em genética. A base das leis que regem a segregação foi descoberta pela primeira vez por Gregor Mendel e ainda chamamos essas leis básicas de Mendel. Falamos sobre a segregação Mendeliana. Você pode querer isso no Google.

Então você está interessado no conceito de herdabilidade. Tenho falado sobre herdabilidade em diferentes postagens. Na terceira frase da minha resposta aqui, há uma pequena lista de postagens que definem o conceito de herdabilidade.

Cor dos olhos que você disse?

Você falou sobre a genética da herança da cor dos olhos. Aqui está uma postagem que será do seu interesse.

A Genética do Desenvolvimento

Sua pergunta não é apenas sobre genética, mas sobre a genética do desenvolvimento. Você pode querer dar uma olhada nos fundamentos da biologia do desenvolvimento. A sequência de DNA mais famosa envolvida na determinação do plano corporal de muitos seres vivos diferentes é a chamada homeobox. Há muitas coisas interessantes sobre esta homeobox. Esta postagem pode interessá-lo btw.

Detalhes aproximados sobre a evolução do desenvolvimento ao longo da árvore da vida

Como é que as informações [informações arquitetônicas] não mudam em milhares de anos ou mesmo milhões de anos?

Realmente depende de como você chamainformação arquitetônica. Mas, em qualquer caso, ele evolui. Se você pensar em coisas como o tamanho de um animal. Então, pode evoluir com bastante rapidez. Você pode pensar em mudanças mais importantes, como desenvolver um novo par de pernas ou desenvolver asas ou uma cabeça, então isso tende a levar mais tempo. Abaixo estão apenas alguns exemplos de como os animais diferem em termos de planejamento corporal ao longo da árvore da vida.

Você pode estar interessado em estudar um pouco o desenvolvimento dos primeiros animais. Alguns têm simetria radial enquanto outros (como nós) têm simetria bilateral (veja wiki). Alguns animais têm cabeça, outros não. Alguns animais têm duas dermes, enquanto outros têm três dermes. o Deuterostomata (vertebrados, tunicados, equinodermes, ...) têm um desenvolvimento onde o blastóporo da gástrula se torna o ânus, enquanto no protestomata (agora considerado não monofilético e dividido em ecdysozoa e lofotrocozoa (veja aqui)) o blastóporo se torna a boca. Entre o artrópode (insetos, aranhas, centopéias, ...) a história também é muito interessante. Alguns têm um corpo altamente segmentado com um par de pernas em cada segmento (milípedes), enquanto outros grupos fundiram esses segmentos. As aranhas têm apenas duas grandes partes do corpo, enquanto os insetos têm três grandes partes do corpo. Nos insetos, o tórax (uma das 3 partes do corpo com a cabeça e o abdômen) contém três segmentos e cada segmento contém um par de pernas. Os primeiros insetos voadores também tinham três pares de asas, agora degenerados em dois e até mesmo em um em Dípteros.


Arquitetura central da codificação do corpo - Biologia

O matrissomo é definido como o conjunto de mais de 1000 genes que codificam ECM e proteínas associadas a ECM.

Abordagens bioinformáticas e experimentais para estudar o MEC / matrissomo são discutidas.

Apresentamos um novo site e banco de dados MatrisomeDB para centralizar recursos no matrisome.

Apresentamos um esboço de um atlas de ECM compilando dados proteômicos na ECM de 14 tecidos e tumores diferentes.

Os dados “Omics” fornecem novos insights sobre as funções da ECM no desenvolvimento, homeostase e doenças.


Resumo

Trinta anos de pesquisa acumularam amplas evidências de que os aglomerados de podossomos se qualificam como organelas celulares genuínas que estão sendo encontradas em cada vez mais tipos de células. Um podossomo é um microdomínio dinâmico baseado em actina e ligado à membrana e o organelo consiste em uma rede interconectada dessas unidades básicas, formando uma superestrutura do citoesqueleto ligada à membrana plasmática. Nesta localização estratégica, os podossomos são locais privilegiados de interação com o ambiente pericelular que regula sua formação, densidade, tempo de vida, distribuição, arquitetura e funcionamento. A polimerização de actina é a força motriz por trás da maioria das características do podossomo. Em contraste com as organelas clássicas, os podossomos não são vitais no nível celular, mas servem a funções diversas e freqüentemente intrincadas, das quais adesão, degradação da matriz e detecção de substrato são as mais estabelecidas. Essas capacidades envolvem moléculas específicas, dependem da organização do podossomo e podem variar de acordo com o tipo de célula em que se formam. Doenças associadas a podossomos se manifestam por perda ou ganho de funções de podossomos e incluem doenças genéticas que afetam componentes de podossomos e vários cânceres em que células tumorais expressam ectopicamente equivalentes de podossomos (invadopódios).


Disponibilidade de dados

Consulte os Dados Suplementares 4 para obter uma lista de onde encontrar os dados disponíveis e o código online. Em essência, todos os dados de sequenciamento brutos e arquivos de pico deste estudo estão disponíveis no NCBI GEO (https://www.ncbi.nlm.nih.gov/geo/) sob o número de acesso GSE147927. Os dados processados ​​estão disponíveis em https://doi.org/10.26208/rykf-6050. Análises e dados adicionais estão em yeastepigenome.org. Advertimos que os arquivos de dados de replicação única provavelmente não têm dados significativos e não devem ser usados ​​sem replicação adicional. Todos os dados subjacentes usados ​​para gerar gráficos compostos, coordenar arquivos e parâmetros de script para as Figs. 2–5, Dados estendidos Figs. 4, 5, 7, 8b e a Fig. 1 suplementar podem ser baixados de https://github.com/CEGRcode/2021-Rossi_Nature. Os valores finais do gráfico composto podem ser encontrados nos Dados Suplementares 5.


Arquitetura genética da esquizofrenia: uma revisão dos principais avanços

A esquizofrenia é um transtorno psiquiátrico grave com alta herdabilidade. Os esforços dos consórcios e os avanços tecnológicos levaram a um aumento substancial no conhecimento da arquitetura genética da esquizofrenia na última década. Neste artigo, fornecemos uma visão geral da compreensão atual da genética da esquizofrenia, delineamos os desafios restantes e resumimos futuras direções de pesquisa. Colaborações mundiais resultaram em estudos de associação do genoma (GWAS) em mais de 56.000 casos de esquizofrenia e 78.000 controles, que identificaram 176 loci genéticos distintos. O último GWAS do Consórcio de Genética Psiquiátrica, disponível como uma pré-impressão, indica que 270 loci genéticos comuns distintos foram associados à esquizofrenia. Os escores de risco poligênico podem explicar atualmente cerca de 7,7% da variação no status de caso-controle da esquizofrenia. Estudos de variantes raros implicaram oito variantes raras de número de cópias e um aumento da carga de variantes de perda de função em SETD1A, aumentando o risco de esquizofrenia. O último estudo de sequenciamento de exoma, disponível em versão pré-impressa, implica uma carga de variantes de codificação raras em outros nove genes. As análises do conjunto de genes demonstraram enriquecimento significativo de variantes genéticas raras e comuns associadas à esquizofrenia nas vias sinápticas. Para enfrentar os desafios atuais, futuros estudos genéticos da esquizofrenia precisam de tamanhos de amostra maiores de populações mais diversas. A expansão contínua da colaboração internacional provavelmente identificará novas regiões genéticas, melhorará o mapeamento preciso para identificar variantes causais e aumentará nossa compreensão da biologia e dos mecanismos da esquizofrenia.


Arquitetura da família do núcleo do processador Diamond Standard

Tensilica & # x2019s Diamond Standard Series é uma família de microprocessadores de 32 bits e núcleos de propriedade intelectual (IP) DSP baseados na Tensilica & # x2019s Xtensa & # xAE Instruction Set Architecture (ISA). As instruções básicas do Xtensa ISA de 24 bits são direcionadas a uma ampla gama de aplicações embarcadas. As instruções mais comuns também têm uma codificação estreita de 16 bits, e a arquitetura da série Diamond permite a alternância sem janela restrita entre as instruções de 16/24 bits. Consequentemente, os processadores da série Diamond alcançam uma das maiores densidades de código entre todos os processadores RISC de 32 bits.

Alguns dos processadores Diamond Standard, incluindo o 545CK DSP, a CPU de alto desempenho 570T e o processador de áudio 330HiFi utilizam a tecnologia Tensilica & # x2019s FLIX & # x2122 (eXtensions de instrução de comprimento flexível) para instruções adicionais seletivas de estilo VLIW de 64 bits. A tecnologia FLIX permite a emissão de várias operações por instrução, combinadas sem modelo com as instruções nativas de 16/24 bits para aumentar as habilidades de execução paralela do processador e aumentar ainda mais o desempenho do aplicativo.

Este white paper explora o design da arquitetura do conjunto de instruções básicas (ISA) do Xtensa e ilustra o impacto da arquitetura no desempenho. Ele traça a evolução do design de conjunto de instruções moderno e compara os principais recursos da arquitetura Tensilica & # x2019s com arquiteturas de conjunto de instruções anteriores. Ele fornece uma justificativa detalhada para as principais inovações arquitetônicas no Xtensa ISA.

A primeira seção deste white paper oferece uma visão geral rápida da família Diamond Standard. A segunda seção descreve os objetivos, filosofia e inovações inerentes ao conjunto de instruções Xtensa. A terceira seção fornece uma descrição mais detalhada, com um diagrama de blocos, de cada processador Diamond Standard. Finalmente, a última seção fornece mais informações sobre a força da arquitetura Diamond baseada em Xtensa, dando uma olhada nos benchmarks.

Visão geral da família Diamond Standard

A família de processadores Tensilica & # x2019s Diamond Standard consiste em dois controladores de uso geral, uma CPU compatível com Linux, uma CPU de 2/3 de última geração, um processador de áudio de alto desempenho e um DSP de última geração. Todos são ideais para designers SOC que exigem o tempo mais rápido absoluto para o mercado.

Os controladores e CPUs são processadores de plano de controle otimizados que são líderes da indústria em área, consumo de energia, densidade de código e desempenho de aplicativos. O Diamond 108Mini permite que os arquitetos SOC integrem rapidamente uma CPU eficiente em seus projetos. É um dos controladores RISC de 32 bits mais pequenos e de menor potência do mercado, ao mesmo tempo que atinge os níveis de desempenho de CPUs complexas muito maiores.

A CPU Diamond 212GP é um núcleo de controlador de alto desempenho em termos de área e energia com ricas opções de interrupção e um MAC de 16 bits x 16 bits de ciclo único, o que reduz a necessidade de incluir um DSP separado no design do sistema. O Diamond 232L adiciona um MMU para suporte ao sistema operacional Linux.

O Diamond 570T é um processador de alto desempenho capaz de emitir um pacote VLIW (Very Long Instruction Word) de 64 bits que consiste em dois ou três slots de instrução. Pacotes de instruções múltiplas de 64 bits são criados pelo compilador se as instruções podem ser emitidas simultaneamente (o compilador pode escolher criar um pacote com uma única instrução por razões de desempenho), caso contrário, uma única instrução de 16/24 bits é emitida. O resultado é uma expansão de código extremamente mínima, devido ao preenchimento & # x2018no-op & # x201D, como é o caso com ISAs VLIW de comprimento fixo mais antigo. Consequentemente, a densidade do código Diamond 570T permanece alta, pelo menos 20% melhor do que as arquiteturas RISC concorrentes em benchmarks padrão da indústria. Os pacotes de 64 bits são misturados livremente pelo compilador com instruções de 16/24 bits e o processador alterna sem modelo entre as instruções de 16, 24 ou 64 bits.

O Diamond 545CK é um núcleo DSP de uso geral. Como o 570T, o 545CK é capaz de emitir pacotes de 64 bits com três slots de instrução e alternar sem modelo entre instruções de 16, 24 e 64 bits. Utilizando unidades duplas de carga / armazenamento de 128 bits, o 545CK DSP é capaz de realizar oito MACs de 16 bits em um único ciclo. Este núcleo é ideal para aplicações de comunicação, áudio e imagem, empregando uma arquitetura vetorial altamente eficiente e fácil de programar utilizando o compilador Tensilica e # x2019s C / C ++ (XCC). O 545CK oferece maior rendimento de dados, menor dissipação de energia e melhor desempenho DSP por watt e por área do que qualquer outro núcleo DSP. O 545CK oferece, pela primeira vez, uma arquitetura de núcleo único que pode ser implementada rapidamente para satisfazer os requisitos específicos de qualquer aplicativo incorporado, incluindo controle, protocolo, sinal e processamento de imagem.

O Diamond 330HiFi Audio Engine também usa pacotes de 64 bits que consistem em dois slots de instrução, além de instruções de 16/24 bits que são misturadas sem modelo. O 330HiFi consiste em um núcleo Xtensa básico com registros de dados de áudio dedicados adicionais e MACs duplos que podem operar em dados de 24x24 bits ou 32x16 bits para atingir precisão de áudio total de 24 bits. As instruções definidas pela Tensilica para codecs de áudio incluem carregar / armazenar para registros de áudio auxiliares, controle de fluxo de bits e operações de codificação Huffman especializadas. O software codec de áudio opcional para codificação e decodificação dos formatos de áudio mais populares, como MP3, AC3, AAC e WMA, pode ser adquirido separadamente na Tensilica. Todo o software codec de áudio é pré-verificado para execução eficiente no processador Diamond 330HiFi.

As ferramentas de software são fornecidas com os processadores Diamond Standard para facilitar o desenvolvimento do sistema. Essas ferramentas consistem em:

  • Um conjunto de ferramentas de software para combinar com a arquitetura do processador. Este conjunto de ferramentas inclui XCC, um montador de macro, vinculador, depurador e uma biblioteca de software básica. Embora a operação do XCC & # x2019s seja semelhante ao compilador GNU C e C ++ (GCC), o XCC é um compilador de otimização avançado que fornece desempenho de execução superior. O XCC também gera código executável com tamanho de código menor em relação a outros compiladores. O XCC fornece suporte ao compilador DSP de vetorização para o Diamond 545CK e agrupa várias operações em instruções VLIW para os processadores Diamond multi-problema, o 570T, 330HiFi e o 545CK.
  • Xtensa Xplorer & # x2013 Diamond Edition (DE), um ambiente de desenvolvimento integrado baseado na plataforma Eclipse. O Xplorer DS serve como um cockpit para design de hardware e software SOC de processador único e múltiplo. O Xplorer DS integra ferramentas de desenvolvimento de software e análise de sistema em um ambiente de design visual comum que fornece poderosas habilidades de visualização gráfica e torna a criação de hardware e software SOC baseados em processador muito mais fácil.
  • Um simulador de conjunto de instruções (ISS) que é um simulador de ciclo preciso para cada um dos processadores Diamond. Este ISS com precisão de pipeline pode ser usado para benchmarking de código e permite um desenvolvimento de código mais rápido, modelagem de desempenho precisa e compensações arquitetônicas em nível de sistema.

Todos os processadores Diamond Standard compartilham uma base comum de instruções de 16/24 bits. Alguns processadores Diamond adicionam instruções de 64 bits no estilo VLIW. A capacidade VLIW do Tensilica & # x2019s permite a emissão de várias operações por instruções, aumentando as habilidades de execução paralela do processador e # x2019s o desempenho do aplicativo. Características incluem:

  • Unidades funcionais especializadas (não em todos os núcleos)
    • Multiplicadores, MAC de 16 bits, SIMD, VLIW
    • Ordenação de bytes Big ou little-Endian (exceto 545CK, que é apenas little-Endian)
    • Pipeline de 5 estágios
    • Exceções: interrupção não mascarável (NMI), nove interrupções externas, seis níveis de prioridade de interrupção, três interrupções de temporizador de 32 bits
    • Arquivo de registro em janela de 32 entradas (64 entradas em 545CK)
    • Buffer de gravação: 4/8/16 entradas (dependendo do processador)
    • Largura da interface do processador (PIF) de 32/64/128 bits para a memória do sistema principal ou para um barramento do sistema no chip. A Tensilica fornece um kit de ferramentas completo baseado em Vera para implementação e verificação de ponte PIF.
    • Solicitações PIF de entrada (por exemplo, DMA) permitem acesso externo ao processador e barramentos de memória local # x2019s
    • Interface opcional AMBA AHB-Lite
    • Pinos de E / S direta para os processadores Diamond 108Mini, 212GP e 570T
    • Filas de transmissão de dados para os processadores Diamond 570T, 330HiFi e 545CK
    • Política de gravação em cache programável ou write-back
    • Bloqueio de cache por linha para conjunto de cache associativo

    * Os processadores sem cache de instrução requerem pelo menos 1 KB de memória de instrução local, uma vez que os vetores são mapeados para a memória de instrução local devido a razões de desempenho.

    Figura 1 e # x2013 Arquiteturas de memória para processadores Diamond Standard.

    • Desenvolvimento de processador e recursos de depuração
      • C / C ++ callable ISS
      • Capacidade de depuração on-chip (OCD): Suporte a ponto de interrupção de rastreamento e instrução / dados (dois pontos de interrupção de instrução assistidos por hardware e dois pontos de interrupção de dados assistidos por hardware)
      • Suporte ao depurador GDB
      • Suporte para ISS e Modelo de Co-Simulação (CSM) para Mentor Graphics & # xAE Seamless & # x2122 Co-Verification Environment
      • Fluxo de projeto de síntese física

      O Xtensa ISA oferece um código altamente eficiente que é até 50% menor do que as arquiteturas RISC e CISC populares de hoje e # x2019s.O uso de instruções de 24 e 16 bits nos processadores da série Diamond reduz muito o tamanho do código do aplicativo em comparação com o código RISC convencional de 32 bits. O tamanho pequeno do código ajuda a reduzir os requisitos de memória no chip. O Xtensa ISA otimiza o tamanho das instruções do programa, minimizando o número estático de instruções (as instruções que constituem o programa aplicativo) e o número médio de bits por instrução. O uso de 24- e

      Palavras de instrução de 16 bits, o uso de instruções compostas, a riqueza das instruções de comparação e teste de bits, instruções de loop de sobrecarga zero, janelas de registro e o uso de valores imediatos codificados contribuem para os processadores Diamond Standard & # x2019 pequenos tamanho do código.


      Figura 2. O Xtensa ISA oferece código menor e melhor desempenho.

      Os processadores Diamond Standard também têm várias instruções compostas que reduzem a contagem de instruções necessária para codificar e executar um programa. As instruções de comparação e ramificação, por exemplo, constituem a classe mais importante de instruções compostas, reduzindo o tamanho do código em pelo menos 5%. Outras instruções compostas incluem camisa, adicionar / subtrair e mudar e máscara.

      Os processadores Diamond Standard (exceto o Diamond 108Mini) empregam um recurso comum aos DSPs, mas não em arquiteturas de uso geral: loops de sobrecarga zero & # x2013 a capacidade de iterar uma série de instruções sem um desvio no final para fazer o loopback. Com esse recurso, os processadores Diamond podem executar loops sem paralisações causadas por previsões erradas de ramificação ou a necessidade de instruções extras para diminuir e testar o contador de loop. A redução da sobrecarga do loop melhora o desempenho e reduz o tamanho do código.

      Os processadores Diamond Standard empregam janelas de registro para reduzir o número de bits de instrução necessários para especificar um registro. Como a maioria das instruções especifica três registros (duas origens e um destino), o janelamento de registros resulta em economia substancial no tamanho do código. As janelas de registro suportam um tamanho de incremento de janela variável para permitir que os níveis de chamada se ajustem completamente ao processador Diamond & # x2019s de 32 entradas de uso geral

      Arquivo de registro AR, minimizando assim o número de operações de pilha necessárias para salvar e restaurar registros em torno de sites de chamadas. Os processadores Diamond atrasam o estouro da janela até que seja absolutamente necessário, criando menos interrupções de registro e tamanho de código menor em comparação com outras arquiteturas de janela de registro. Isso também significa tráfego de memória menor e tamanho de código menor do que outras arquiteturas de janela sem registro.

      Princípios de Design de Cenários de Instrução

      O design de conjuntos de instruções de processador é uma arte bem estabelecida. A maioria dos recursos do conjunto de instruções não é nova em si, mas os recursos podem ser combinados de maneiras novas e exclusivas que avançam o estado da arte. Em particular, quando o design do conjunto de instruções é otimizado para um uso diferente dos conjuntos de instruções anteriores, resultam em melhorias significativas.

      O design da arquitetura do conjunto de instruções (ISA) precisa equilibrar muitos objetivos concorrentes, incluindo:

      • O tamanho do código de máquina necessário para codificar vários algoritmos
      • & # xF020 A extensibilidade e adaptabilidade do ISA para novos algoritmos e aplicações
      • O desempenho dos processadores que empregam este ISA em tais algoritmos
      • O consumo de energia dos processadores que empregam este ISA em tais algoritmos
      • O custo dos processadores que empregam o ISA
      • A adequação ISA & # x2019s para múltiplas implementações de processador futuras
      • A complexidade do design dos processadores que empregam o ISA
      • A adequação do ISA & # x2019s como um alvo para compilação de linguagens de programação de alto nível

      A arquitetura do conjunto de instruções tem uma influência direta e duas indiretas no desempenho do processador. O ISA determina diretamente o número de instruções necessárias para implementar um determinado algoritmo. Outros componentes do desempenho do processador incluem o período de clock mínimo possível e o número médio de clocks por instrução. Esses são principalmente atributos da implementação do conjunto de instruções, mas os recursos do conjunto de instruções podem afetar a capacidade do implementador de atender simultaneamente os objetivos de tempo por relógio e relógios por instrução. Por exemplo, uma certa escolha de codificação pode exigir lógica adicional em série com o resto da execução da instrução, que um implementador resolveria aumentando o tempo por relógio ou adicionando um estágio de pipeline adicional, o que aumentaria o número de relógios por instrução (latência de instrução).

      A filosofia de design do processador RISC (Reduced Instruction Set Computing) surgiu na década de 1980. Os ISAs RISC permitem que os implementadores reduzam significativamente os ciclos do processador & # x2019s por instrução e período de clock, sem aumentar seriamente o número de instruções necessárias para executar um programa. Os ISAs RISC melhoram o desempenho dos processadores, diminuem a complexidade do projeto, permitem implementações de processador de baixo custo em um determinado nível de desempenho e são adequados para compilação a partir de linguagens de programação de alto nível.

      Curiosamente, não há uma definição única, completamente abrangente ou satisfatória do termo RISC, mas os processadores RISC normalmente incluem:

      • Palavras de instrução de tamanho fixo
      • Orientação de instrução de 3 operandos (duas fontes, um resultado)
      • Grandes arquivos de registro uniformes para operações de computação
      • Codificação de campo de instrução simples e fixa
      • Acesso à memória por meio de cargas e armazenamentos de registros
      • Um pequeno número (geralmente 1, geralmente menos de 4) de modos de endereçamento de memória
      • Evitar recursos que dificultariam a execução de instruções em pipeline (latência variável e instruções microcodificadas).

      Por outro lado, a maioria dos RISC ISAs & # x2013 projetados para ambientes de computação de desktop de alto desempenho onde uma grande capacidade de armazenamento de disco rígido é fornecida & # x2013 não são otimizados para produzir código de máquina compacto. Em particular, os conjuntos de instruções RISC geralmente requerem mais bits de programa para codificar um aplicativo do que os ISAs pré-RISC. Em muitos aplicativos embarcados hoje, o custo de armazenamento de código (RAM / ROM no chip) costuma ser maior do que o custo do processador (contagem de portas), portanto, o uso de processadores RISC às vezes é limitado nos aplicativos mais sensíveis ao custo.

      Um ISA que combina as vantagens do RISC com tamanho de código reduzido seria útil em muitos aplicativos incorporados. Essa combinação é um dos temas subjacentes ao desenvolvimento do ISA Xtensa pela Tensilica e # x2019s.

      O que torna os processadores Xtensa únicos?

      A arquitetura básica do Xtensa se baseia em muitos dos princípios do RISC, mas apresenta novas técnicas para melhorar o número de instruções necessárias para codificar um programa e o número médio de bits por instrução. Essas técnicas prometem melhorar o desempenho e reduzir os custos em relação às arquiteturas anteriores. O Xtensa ISA parte da premissa de que deve fornecer boa densidade de código em uma codificação de comprimento fixo e alto desempenho com base nos princípios RISC, incluindo um arquivo de registro geral e uma arquitetura de carregamento / armazenamento. Para alcançar uma densidade de código exemplar, os processadores Xtensa adicionam um esquema de codificação simples de comprimento variável que não compromete o desempenho. A arquitetura Xtensa otimiza ainda mais o custo de implementação do processador, equilibrando recursos como arquivos de registro, operações de fluxo de controle, instruções aritméticas e lógicas e capacidades de carga / armazenamento em favor de operações que são frequentes em softwares embarcados modernos e pequenas e rápidas em profundidades modernas -submicron implementação.

      Para manter o desempenho, um conjunto de instruções RISC deve suportar pelo menos dois campos de registro de origem e um campo de registro de destino distinto. Os conjuntos de instruções de registro geral que otimizam apenas para densidade de código às vezes são projetados em torno de dois campos de registro & # x2013 um usado apenas para a origem e outro usado para a origem e o destino. Essa abordagem de design às vezes reduz o tamanho do código, mas não há como compensar o aumento no número de instruções necessárias para executar um programa. Os conjuntos de instruções que especificam menos registros usam campos de registro mais estreitos e salvam bits por instrução. No entanto, esses conjuntos de instruções aumentam o número de instruções no programa, forçando mais valores variáveis ​​e temporários a viver na memória e exigem carregamento extra e instruções de armazenamento.

      Conseqüentemente, esta abordagem de projeto aumenta o número de ciclos para a execução do programa e a potência dissipada. À medida que o número de registradores aumenta, os benefícios marginais de um formato de instrução de 2 operandos diminuem. Em particular, pelo menos 16 registros gerais são necessários para um bom desempenho do RISC. Três campos de registro de 4 bits requerem pelo menos 12 bits para serem codificados. Bits para opcode e campos constantes também são necessários. Portanto, a codificação de 16 bits, como usada por alguns processadores, não é suficiente para um bom desempenho.

      Os núcleos do processador Diamond Standard empregam um arquivo de registro de uso geral (AR) que contém 32 entradas (64 no Diamond 545CK). As instruções acessam este arquivo de registro físico por meio de uma janela deslizante de 16 registros. A janela de registro permite que o processador Diamond tenha um número relativamente grande de registros físicos enquanto restringe o número de bits necessários para codificar um endereço de operando de origem ou destino a quatro bits cada. Assim, as instruções de 3 operandos precisam de apenas 12 bits para especificar os registros que contêm os três operandos da instrução. Isso cria uma codificação de instrução compacta e eficiente
      esquema enquanto mantém o bom desempenho de execução que resulta de ter um grande arquivo de registro disponível.

      As janelas de registro reduzem o tamanho do código e melhoram o desempenho. As janelas de registro são encontradas em alguns outros processadores, como Sun & # x2019s SPARC ISA. O nome & # x201Cregister window & # x201D descreve a implementação típica onde o campo de registro na instrução especifica um registro na janela atual em um arquivo de registro maior. As janelas de registro evitam a necessidade de salvar e restaurar registros na entrada e saída do procedimento. Em vez de salvar e restaurar registros em uma pilha, um processador com janelas de registro apenas altera um ponteiro de deslocamento de registro, que oculta alguns registros da visualização e expõe novos. Os registros expostos geralmente não contêm dados válidos e podem ser usados ​​diretamente. As janelas de registro que se sobrepõem em suas visualizações do arquivo de registro físico entre o chamador e o receptor também evitam o embaralhamento de argumentos que pode ocorrer quando argumentos para procedimentos são passados ​​em registradores. Finalmente, as janelas de registro alteram o ponto de equilíbrio para alocar uma variável ou temporária a um registro e, assim, encoraja o uso de registro, que é mais rápido e menor do que usar uma localização de memória.

      Ao contrário do incremento de sobreposição de janela fixa SPARC & # x2019s, o Xtensa ISA emprega um incremento variável para janelas de registro. Este recurso mantém o custo de implementação baixo, permitindo que um arquivo de registro físico muito menor seja usado. Por exemplo, muitas implementações Sun SPARC ISA usam um arquivo de registro físico de 136 entradas, enquanto as implementações Xtensa ISA requerem um arquivo de registro de apenas 64 entradas para obter um desempenho semelhante. O ISA Xtensa especifica novos métodos para detectar estouro e estouro negativo da janela e para organizar o frame da pilha.

      As arquiteturas RISC anteriores não conseguiram atingir um equilíbrio apropriado entre o tamanho do código e o desempenho porque os designers RISC ISA se sentiram limitados a certos tamanhos de instrução, como 16 e 32 bits. De fato, há vantagens em usar tamanhos de instrução que são razões simples para a largura da palavra de dados do processador. No entanto, relaxar um pouco a restrição tem vantagens significativas que outros não exploraram. Os processadores Xtensa usam uma codificação de comprimento fixo de 24 bits como ponto de partida. 24 bits são suficientes para alcançar alto desempenho, enquanto fornecem extensibilidade e espaço para instruções poderosas que irão diminuir o número de instruções necessárias para executar um programa.

      A codificação Xtensa ISA & # x2019s de 24 bits representa uma redução de 25% no tamanho da instrução em relação à palavra de instrução RISC mais comum de 32 bits, o que reduz os requisitos de tamanho de código em relação à maioria dos conjuntos de instruções RISC de 32 bits. Mais importante ainda, 24 bits são simples de acomodar em um processador com larguras de caminho de dados de 32 bits.

      A arquitetura Xtensa usa campos de registro de 4 bits (consulte a Figura 3), o mínimo necessário para um desempenho aceitável e o máximo que se encaixa bem em uma palavra de instrução de 24 bits. Muitos conjuntos de instruções RISC usam 32 registros (campos de registro de 5 bits). A diferença de desempenho entre 16 e 32 registros gerais (cerca de 5%) não é tão grande quanto a diferença entre 8 e 16 registros gerais, e é pequena o suficiente para que outros recursos possam ser introduzidos para compensar o desempenho perdido (por exemplo, instruções compostas e registrar windows & # x2014ver abaixo). O aumento resultante no número de instruções necessárias para codificar um programa (também cerca de 5%) é mais do que compensado pela diferença entre a codificação de 24 e 32 bits (uma redução de 25%).


      Figura 3: Formatos de codificação da instrução Xtensa.

      Observe que muitos conjuntos de instruções com campos de registro de 5 bits não fornecem 32 registros gerais para compilação. A maioria dedica um registro para manter zero, embora a adição de alguns opcodes de instrução extras possa facilmente eliminar a necessidade de um registro zero (por exemplo, a instrução Xtensa NEG). Além disso, outros registradores geralmente recebem usos específicos que podem ser evitados incluindo outros recursos no conjunto de instruções. Por exemplo, a arquitetura MIPS dedica dois de seus 31 registros gerais para tratamento de exceções e mais um registro para um ponteiro de área global. Portanto, de fato, a arquitetura MIPS fornece ao programa apenas 28 registros gerais para variáveis ​​e armazenamento temporário. Isso & # x2019s apenas 12 registros a mais do que um conjunto de instruções que usa campos de registro de 4 bits. A divisão dos registros gerais em registros salvos do chamador e do receptor pela convenção de software é comum e restringe ainda mais a utilidade de arquivos de registro maiores. O Xtensa ISA inclui recursos que evitam isso, o que traz a eficácia dos 16 registros quase ao nível de outros processadores & # x2019 32 registros. O Xtensa ISA mostra que uma codificação de 24 bits de um conjunto de instruções RISC completo é possível. O Xtensa ISA é um avanço significativo no design do processador.

      Os Diamond Standard 570T, 330HiFi e 545CK aproveitam as vantagens da tecnologia FLIX exclusiva da Tensilica & # x2019s para agendar várias operações em uma instrução de 64 bits. Esses pacotes de instruções de palavras amplas permitem que instruções de máquina compostas e mais complexas melhorem o desempenho do código e do aplicativo.

      Ao contrário dos ISAs de comprimento fixo VLIW (Very Long Instruction Word) mais antigos, as instruções FLIX de 64 bits são empregadas pelo compilador quando necessário se as instruções podem ser emitidas simultaneamente (o compilador pode escolher criar um pacote com uma única instrução para desempenho razões), caso contrário, uma única instrução de 16/24 bits é emitida. O resultado é uma expansão de código extremamente mínima, devido ao preenchimento & # x2018no-op, & # x201D como é o caso com VLSI ISAs de comprimento fixo mais antigo. Consequentemente, a densidade do código permanece alta. Os pacotes de 64 bits são misturados livremente pelo compilador com instruções de 16/24 bits e o processador alterna sem modelo entre as instruções de 16, 24 ou 64 bits.


      Figura 4. O Diamond 330HiFi usa instruções FLIX de edição dupla para aumentar o desempenho.

      Para melhorar o desempenho e o tamanho do código, o Xtensa ISA também fornece instruções que combinam as funções de várias instruções normalmente encontradas no RISC e em outros conjuntos de instruções do processador em uma única instrução.

      O primeiro exemplo de uma instrução composta é um simples & # x201Cleft shift e adicionar / subtrair. & # X201D As arquiteturas HP PA-RISC e DEC Alpha de ponta são exemplos de conjuntos de instruções que fornecem essas operações. A aritmética de endereço e a multiplicação por pequenas constantes costumam usar essas combinações, e fornecer essas operações reduz a contagem de instruções, mas aumenta potencialmente o período de clock do processador devido à lógica de série adicional adicionada ao estágio de pipeline de computação. No entanto, várias implementações mostraram que quando a faixa de deslocamento é limitada de 0 a 3, a lógica extra não é a restrição mais crítica na frequência do relógio. O conjunto de instruções ARM fornece mudança e adição arbitrárias e, conseqüentemente, muitas implementações ARM ISA têm frequências máximas de clock degradadas.

      Os deslocamentos para a direita costumam ser usados ​​para extrair um campo de uma palavra maior. Para uma extração de campo sem sinal, duas instruções (deslocamento para a esquerda seguido de deslocamento para a direita ou deslocamento para a direita seguido por um AND com uma constante) são normalmente usadas. Xtensa fornece uma única instrução composta, EXTUI (extrair não assinado imediato), para executar esta função. A instrução EXTUI é implementada como um deslocamento seguido por um AND com uma máscara especificada que é codificada na palavra de instrução usando apenas 4 bits. A parte lógica AND da instrução EXTUI é tão trivial que sua inclusão no ISA provavelmente não aumentará o período de clock das implementações do processador Xtensa. O mesmo não seria verdade para uma instrução para extrair campos assinados, portanto, não há nenhuma instrução EXTSI correspondente incluída no ISA Xtensa.

      A maioria dos conjuntos de instruções do processador, tanto RISC quanto de outra forma (por exemplo, ARM, DEC PDP11, DEC VAX, Intel x86, Motorola 68000, Sun SPARC, Motorola 88000) usam uma instrução de comparação que define o (s) código (s) de condição, seguido por uma instrução de desvio condicional que testa o (s) código (s) de condição para controle de fluxo do programa. Os desvios condicionais constituem 10-20% das instruções na maioria dos conjuntos de instruções RISC, e cada um geralmente é emparelhado com uma instrução de comparação. Este estilo de conjunto de instruções é um desperdício. Alguns conjuntos de instruções (por exemplo, CDC 6600, Cray-1, MIPS, DEC Alpha, HP PA-RISC, Sun SPARC V9) fornecem uma comparação de compostos e facilidade de ramificação de flexibilidade variável.

      O ISA Xtensa fornece as instruções de comparação e ramificação de compostos mais úteis. A escolha do conjunto exato requer o equilíbrio da utilidade de cada comparação e ramificação com o espaço do opcode que ele consome, especialmente quando a codificação de instrução de 24 bits (em oposição a 32 bits) é o destino. Outros conjuntos de instruções falham neste teste. As instruções compostas de comparação e ramificação reduzem a contagem de instruções, quando comparadas com conjuntos de instruções que têm instruções separadas de comparação e ramificação, e mesmo quando comparadas com as instruções parciais de comparação e ramificação nas ISAs MIPS e DEC Alpha. Algumas implementações do processador Xtensa podem exigir um aumento nos relógios por instrução para implementar algumas instruções compostas de comparação e ramificação, mas o efeito geral de desempenho dessas instruções compostas ainda é positivo.

      As instruções Xtensa ISA & # x2019s compare-and-branch também suportam comparações com valores imediatos e usam codificação inteligente de constantes para aumentar sua utilização. As instruções BEQI, BNEI, BLTI, BGEI também usam um campo de 4 bits que codifica várias constantes comuns.As instruções BLTUI e BGEUI usam uma codificação diferente, pois as comparações sem sinal têm um conjunto diferente de valores úteis

      O processador Xtensa & # x2019s conjuntos de instruções compostas de comparação e ramificação empacotam todos esses valores imediatos em uma única palavra de instrução, resultando em campos menores. Essas instruções combinam o opcode de comparação, dois campos de registro de origem e um especificador de destino de deslocamento relativo de PC de 8 bits em uma palavra de instrução de 24 bits. O especificador de destino relativo de 8 bits será muito pequeno em alguns casos raros, de modo que o compilador ou montador compensa usando uma ramificação condicional de natureza oposta em torno de uma ramificação incondicional com um intervalo mais longo. O Xtensa ISA também fornece uma série de instruções de comparação e ramificação de compostos que testam em relação a zero, o caso mais comum. Essas instruções compostas de comparação e ramificação têm um deslocamento relativo ao PC de 12 bits, que fornece um alcance muito maior.

      A arquitetura Xtensa adiciona outro objetivo importante e único ao design de conjunto de instruções: suporte completo para extensibilidade que permite a adição de novos tipos de dados, implementados em novas instruções e coprocessadores intimamente acoplados. O Xtensa ISA usa um método adicional para permitir desvios condicionais do coprocessador. O Xtensa ISA oferece uma opção que adiciona 16 registros booleanos de 1 bit. As instruções Xtensa ISA & # x2019s BF (ramificação se falso) e BT (ramificação se verdadeiro) testam esses registros booleanos e ramificam de acordo.

      As instruções Xtensa ISA podem definir os registros booleanos com base nas comparações de seus tipos de dados suportados. Todos os processadores Xtensa compartilham o conjunto de registros Booleanos ISA & # x2019s de linha de base e as instruções BF e BT. Essa abordagem faz uso eficiente da palavra de instrução curta de 24 bits do Xtensa ISA & # x2019s. Este esquema é uma nova variante dos códigos de condição de comparação e ramificação encontrados em muitos ISAs de processador anteriores. O uso de um único bit (Xtensa, MIPS) em vez de registros de resultados de comparação de vários bits (a maioria dos outros ISAs) aumenta o número de opcodes de comparação necessários, mas diminui o número de opcodes de ramificação necessários. Esta abordagem de design ISA também torna a introdução de uma ampla gama de ramificações específicas do aplicativo e operações condicionais simples e eficientes para os usuários implementarem & # x2014 um recurso muito importante para um ISA projetado expressamente para extensibilidade.

      O Xtensa ISA também fornece um recurso de loop de sobrecarga zero de propósito geral semelhante ao encontrado em alguns DSPs (processadores de sinal digital). A maioria dos processadores RISC usa suas instruções de desvio condicional existentes para implementar loops de software. No entanto, essa economia de opcode aumenta a contagem do ciclo do programa e, consequentemente, reduz a velocidade de execução. Para muitos ISAs RISC, a sobrecarga de loop consiste em três instruções: adicionar, comparar e desvio condicional. O impacto no desempenho da sobrecarga do loop é maior quando o corpo do loop é pequeno. Para pequenos loops de software, muitos compiladores usam uma otimização chamada loop-unrolling para espalhar a sobrecarga do loop em duas ou mais iterações do loop, mas essa abordagem duplica o corpo do loop e aumenta significativamente o tamanho do código.

      Por outro lado, muitos DSPs e alguns processadores de uso geral fornecem outras maneiras de executar certos tipos de loops. O primeiro método é fornecer uma instrução que repete a instrução seguinte um número fixo de vezes (por exemplo, TI TMS320C2x, Intel x86). Para loops de 1 instrução, uma instrução de prefixo de repetição elimina a sobrecarga do loop e economiza energia, eliminando a necessidade de buscar repetidamente a mesma instrução dentro do loop. Alguns ISAs com instruções de repetição exigem que o processador não tenha uma interrupção durante o loop. Essa limitação pode impor uma latência de interrupção inaceitável porque a execução do loop pode exigir muitos ciclos da máquina para ser concluída. Uma melhoria nas instruções de prefixo de repetição simples é a capacidade de iterar um bloco de instruções várias vezes com sobrecarga de loop reduzida ou zero (por exemplo, TI TMS320C5x).

      O Xtensa ISA fornece essa capacidade de loop de overhead zero por meio de suas instruções LOOP, LOOPGTZ e LOOPNEZ em todos os processadores Diamond Standard, exceto o Diamond 108Mini. As instruções Xtensa ISA & # x2019s LOOP eliminam os ciclos de execução da instrução necessários para incrementar o índice do loop, para comparação e operações de desvio, e evita a penalidade de desvio obtido que normalmente está associada a uma compilação de loops baseada em instruções de desvio condicional. O Xtensa ISA demonstra como uma capacidade reduzida de looping de overhead pode ser integrada a um processador ISA de uso geral (em oposição a um DSP) para melhorar o desempenho de execução e o tamanho do código.

      No geral, a arquitetura Xtensa faz seis contribuições importantes para as instruções gerais de ramificação:

      1. Uma escolha de instruções de comparação e ramificação em um ISA RISC com as comparações mais úteis
      2. Compare-e-ramifique com valores imediatos codificados, incluindo instruções branch-on-bit
      3. Formatos de instrução com especificadores de destino mais longos para casos comuns (teste contra zero)
      4. A codificação de todas as instruções de desvio em uma palavra de instrução de 24 bits
      5. Suporte para ramificações em registros booleanos do coprocessador (códigos de condição) com operações lógicas em booleanos
      6. Loops de sobrecarga zero que eliminam o atraso na execução da ramificação e reduzem o tamanho do código.

      Largura constante de instrução limitada

      Nenhuma instrução de linha de base do Xtensa tem mais de 24 bits, portanto os campos constantes na palavra de instrução são restritos. A arquitetura Xtensa aborda esse problema de várias maneiras. O Xtensa ISA fornece pequenos campos constantes para capturar as constantes mais comuns. As instruções Xtensa codificam o valor constante em vez de especificá-lo diretamente. Os valores codificados são escolhidos a partir de uma ampla gama de estatísticas de programa como as N (por exemplo, 16) constantes mais frequentes para cada tipo de instrução. A arquitetura Xtensa usa essa técnica na instrução ADDI4, onde os 16 valores são escolhidos como -1 e 1 a 15, em vez de 0 a 15. Adicionar 0 não tem utilidade (há uma instrução MOVE separada) e adicionar & # x20131 é comum. As constantes usadas em operações lógicas bit a bit (por exemplo, AND, OR, XOR, etc.) representam máscaras de bits de vários tipos e muitas vezes não se encaixam em campos de constantes pequenas. Os padrões de bits que consistem em uma sequência de 0s seguida por uma sequência de 1s e uma sequência de 1s seguida por uma sequência de 0s são bastante comuns. Por este motivo, a arquitetura Xtensa possui instruções que evitam a necessidade de colocar uma máscara diretamente na palavra de instrução. A instrução EXTUI (descrita acima) executa um deslocamento seguido por uma máscara que consiste em uma série de 0s seguidos por uma série de 1s, onde o número de 1s é um campo constante na instrução.

      As instruções de carregamento e armazenamento do Xtensa usam um formato de instrução com um deslocamento constante de 8 bits que é adicionado a um endereço base de um registrador. O Xtensa ISA aproveita ao máximo esses 8 bits e fornece um método de extensão simples quando 8 bits são insuficientes. Os offsets load / store do Xtensa são estendidos por zero em vez de estendidos por sinal porque os valores 128 a 255 são mais comumente usados ​​pelas instruções load e store do que os valores -128 a -1. Além disso, o deslocamento é deslocado para a esquerda apropriadamente para o tamanho de referência porque a maioria das referências são para endereços alinhados de um registro de base alinhado. O deslocamento para carregamentos e armazenamentos de 32 bits é alterado em 2 bits, o deslocamento para carregamentos e armazenamentos de 16 bits é alterado em 1 bit e o deslocamento para carregamentos e armazenamentos de 8 bits não é alterado. A maioria das cargas e armazenamentos são de 32 bits e, portanto, essa técnica fornece 2 bits adicionais de alcance. Quando o deslocamento constante de 8 bits especificado em uma instrução load / store (ou uma instrução ADDI) é insuficiente, o Xtensa ISA fornece a instrução ADDMI, que adiciona sua constante de 8 bits deslocada para a esquerda em 8 bits. Assim, uma sequência de duas instruções tem 16 bits de intervalo, 8 bits do ADDMI e 8 bits da instrução carregar / armazenar ou ADDI.

      O ISA Xtensa consiste em um conjunto básico de instruções que devem estar presentes em todas as implementações do conjunto de instruções e um conjunto de pacotes de instruções opcionais que podem ou não estar presentes em uma determinada implementação. Um dos pacotes mais populares é o pacote de formato de instrução curta. Ele fornece ainda mais reduções no tamanho do código, reduzindo o número médio de bits por instrução. Quando essas instruções de formato curto estão presentes, o Xtensa ISA muda de um conjunto de instruções de comprimento fixo (24 bits) para um com dois tamanhos de instrução (24 bits e 16 bits). Observe que a arquitetura Xtensa não emprega modos para adicionar as instruções de 16 bits ao ISA, como fazem alguns outros processadores RISC. Os formatos de instrução de 24 e 16 bits do Xtensa ISA & # x2019s operam simultaneamente, portanto, não há nenhuma sobrecarga incorrida na mudança de um formato de instrução para outro.

      Como os formulários de instrução curta do Xtensa são opcionais, esses formulários são usados ​​exclusivamente para melhorar o tamanho do código, nenhum novo recurso é adicionado pelas instruções Xtensa ISA & # x2019s de 16 bits. O conjunto de instruções que pode ser codificado em 16 bits consiste nas instruções mais estaticamente frequentes que cabem. As instruções mais freqüentemente usadas na maioria dos conjuntos de instruções são carregamentos, armazenamentos, ramificações, adições e movimentos - essas são exatamente as instruções presentes no conjunto de instruções Xtensa ISA & # x2019s de 16 bits.

      Apenas as instruções mais frequentes precisam de codificações curtas, portanto, três campos de registro ainda estão disponíveis (porque o campo opcode é pequeno) e campos estreitos de constantes codificadas podem capturar uma fração significativa dos usos. Aproximadamente metade das instruções Xtensa necessárias para representar um aplicativo podem ser codificadas em apenas seis dos dezesseis opcodes disponíveis em uma codificação de instrução de 16 bits após três campos de 4 bits serem reservados para especificadores de registro ou constantes.

      Interface de processador externo (PIF)

      O PIF conecta o núcleo a qualquer barramento de sistema proprietário ou padrão. A largura do PIF depende do núcleo Diamond específico (32 bits no Diamond 108Mini, 212GP e 232L, 64 bits no 570T e 330HiFi e 128 bits no 545CK). O PIF consiste em dois canais de entrada e saída unidirecionais separados. A unidade de interface externa gerencia as transferências de dados entre o PIF e as portas de memória de instrução local do processador e # x2019s ou as portas de memória de dados. Em particular, esta unidade gerencia dados e solicitações de linha de cache de instrução e fornece recursos de PIF de entrada (mestre PIF externo) para o processador & # x2019s instrução local e RAMS de dados.

      Porta de interface de memória local Xtensa (XLMI)

      Os núcleos Diamond Standard 212GP e 570T incluem uma porta XLMI de 128 Kbyte. No Diamond 212GP tem 32 bits de largura e no Diamond 570T tem 64 bits. Ao contrário das outras portas de memória local, a porta XLMI é projetada para se conectar a blocos e dispositivos que não sejam de memória. A porta XLMI tem sinais para indicar quando uma carga foi retirada para ajudar a garantir que os efeitos da leitura especulativa não causem operação inadequada de decisões conectadas à porta XLMI. Portanto, os dispositivos com efeitos colaterais de leitura podem ser conectados ao barramento XMLI, desde que sigam os protocolos de sinalização & # x201Cload retirado & # x201D e & # x201Cload liberado & # x201D.

      Portas e filas para E / S de alta velocidade

      Os processadores Tensilica e # x2019s Diamond Standard são únicos no sentido de que oferecem entrada / saída de velocidade extremamente alta, ignorando o barramento do sistema para transferir dados entre processadores e / ou blocos RTL. As portas têm 32 bits de largura e são fios de entrada / saída de uso geral que podem ser conectados a qualquer parte do sistema. Os dados nessas portas podem ser lidos / gravados diretamente nos registradores de uso geral. As portas estão disponíveis no Diamond 108Mini, 212GP e 570T.

      As filas levam essa ideia adiante, permitindo E / Ss do controlador de fluxo FIFO totalmente acessíveis simultaneamente da CPU base e dos blocos lógicos externos. As filas têm 32 bits de largura e incluem lógica de controle de fluxo, permitindo interfaces FIFO de alta velocidade para outros blocos do sistema, ignorando o barramento do sistema principal. Isso elimina a contenção de dados do barramento do sistema principal, um dos problemas mais comuns em projetos complexos de silício em nível de sistema hoje. As filas estão disponíveis no Diamond 570T, 330HiFi e 545CK.


      Figura 5. Exemplo de uso de filas para agilizar a transferência de dados.

      Carregar / armazenar unidades duplas para DSP de alta velocidade

      O Diamond Standard 545CK inclui duas unidades de carga / armazenamento que podem ser usadas simultaneamente, permitindo que o processador execute operações de memória XY, permitindo a execução de alto desempenho de muitos algoritmos DSP.

      Ao contrário de muitos outros núcleos de processador de 32 bits, os processadores Diamond Standard apresentam recursos avançados de interrupção e temporizador. São fornecidas nove interrupções externas, três interrupções de temporizador e duas interrupções de software.

      Blocos de construção arquitetônicos

      Os seguintes blocos estão incluídos em todos os processadores Diamond Standard:

      • Depuração no chip (OCD) & # x2013 usada para acessar o estado do processador interno visível por software por meio de uma porta JTAG. O suporte de OCD inclui: entrada no modo de depuração por meio da geração de exceções, acesso a todos os registros visíveis do programa e locais de memória, execução de qualquer instrução que o processador pode executar, modificação do contador do programa para saltar para um local de código desejado, depuração em tempo real e um utilitário para retornar ao modo de operação normal.
      • RAM & # x2013 os RAMS fornecem portas de memória interna com intervalos de endereço dentro do espaço de endereço do processador & # x2019s e acessados ​​com o mesmo tempo que o cache. Existem dois RAMS opcionais: RAM de instrução e um ou dois RAMS de dados.
      • Interrupções de temporizador & # x2013 existem três interrupções de temporizador, com um registro de leitura / gravação de 32 bits que incrementa cada ciclo de clock e três registros de comparação de 32 bits que podem gerar interrupções de nível 1 ou interrupções de alta prioridade.

      Os seguintes blocos estão incluídos em alguns processadores Diamond Standard:

      • 16 bits multiplica e multi-acumula (MAC16) (em Diamond 323GP, 232L, 570T, 330HiFi e 545CK) & # x2013 adiciona um multiplicador de 16x16 bits e um acumulador de 40 bits, oito registradores de operando de 16 bits (separados de o arquivo de registro principal), instruções especiais de carregamento para registros de operando e um conjunto de operações compostas. Os registradores de operando MAC16 podem ser carregados com pares de valores de 16 bits da memória em paralelo com operações MAC16 e o ​​MAC16 pode sustentar algoritmos com duas cargas por multiplicação / acumulação.
      • Multiplicação de 32 bits (em Diamond 570T) & # x2013 fornece instruções que executam a multiplicação de 32 x 32 bits, produzindo um resultado de 32 bits.

      O clock gating é uma técnica de redução de energia muito eficaz que reduz a energia ao interromper a atividade de clocking desnecessária para partes da lógica que não estão em uso em um ciclo de clock específico. A Tensilica projetou portas de relógio de baixa granularidade para cada elemento funcional desses processadores. A arquitetura do processador Diamond Standard Series reduz drasticamente o consumo de energia, pois foi projetada para usar a energia de forma muito eficiente.

      A arquitetura Xtensa faz uma série de contribuições fundamentais para a arquitetura do processador embarcado, incluindo:

      • Um arquivo de registro em janela de 16 visíveis, modelo de programação de três operandos em menos de codificação de instrução de 32 bits para desempenho, generalidade e tamanho de código
      • Grande seleção de combinações de instrução de ocorrência comum como instruções compostas
      • Codificação de valores imediatos comuns para desempenho e tamanho do código
      • Uma arquitetura de ramificação excepcionalmente rica e poderosa, incluindo comparação e ramificação, ramificações de teste de bits, códigos de condição de coprocessador e ramificações e loops de sobrecarga zero, para desempenho e tamanho de código
      • Um subconjunto de instruções de 16 bits disponível que pode ser livremente misturado com instruções de base de 24 bits para melhorar ainda mais a densidade do código

      Os processadores padrão Diamond

      O núcleo do controlador Diamond Standard 108Mini RISC

      O Diamond Standard 108Mini é um núcleo controlador de CPU RISC de 32 bits eficiente, ultrabaixo e totalmente sintetizável.

      • Design sem cache com unidade de proteção de memória
      • Instruções de ciclo único e interfaces SRAM de dados duplos
      • Interrupção não mascarável
      • 9 interrupções externas
      • 3 temporizadores
      • Hardware de depuração no chip
      • As portas de E / S programáveis ​​reduzem a lógica de controle externo e a velocidade de E / S
      • O suporte de prototipagem do sistema FPGA reduz o risco de design
      • Operação determinística em tempo real por meio de instrução local de ciclo único opcional e / ou SRAM de dados
      • Interface AMBA AHB-lite opcional

      Desempenho / Área / Potência Representativa para Diamond 108Mini

      Frequência máxima (pior caso 0,13 G) 233-250 MHz
      Dhrystone 2.1 MIPS / MHz 1.2
      Die Area (pré-layout 0,13G) * 0,43 mm2
      Die Area (0.13G pós-layout) ** 0,51 mm2
      Largura da Instrução 16/24 bits
      mW / MHz (0,13 G) ** 0.082

      Todos os números de área, potência e frequência são representativos apenas e sujeitos a variação com base na tecnologia de processo, biblioteca de células e ferramentas de projeto escolhidas por cada usuário & # x2019s.

      * A área é pós-síntese, pré-layout

      ** Área e potência são pós-síntese, inserção de árvore pós-relógio, assumindo 85% de utilização.

      Diamond 108Mini oferece desempenho ARM9 com potência ARM7


      ARM 7TDMI-S ** Diamond 108Mini ARM 968E-S
      Pior caso de frequência máxima (0,13u G), otimizado para velocidade 146 MHz 233-250 MHz 240 MHz
      Dhrystone MIPS 131 300 264
      Potência & # x2013 mW por MHz (0,13 G) * 0.10 0.082 0.11
      Área & # x2013 pós-síntese 0,24 mm2 ** 0,40 mm2 0,40 mm2
      Layout da área & # x2013 da postagem n / D 0,51 mm2 n / D
      Número de interrupções 3 15 3
      Cronômetros Não sim Não
      Portas / fios de interface direta Não Portas de entrada de 32 bits, portas de saída de 32 bits Não

      * A energia depende das condições operacionais, bibliotecas de células padrão, metas de desempenho e carga do processador.
      ** Não assume nenhuma interface de barramento, controlador de interrupção, interface de rastreamento, unidade de proteção de memória, GPIO. Dados sobre produtos ARM retirados do site público ARM, outubro de 2006, para o processo TSMC 0.13G. Todas as métricas de velocidade, potência e área estão sujeitas a variações com base no design do usuário e nas escolhas de fábrica.

      O núcleo do controlador 212GP padrão Diamond

      O Diamond Standard 212GP é um núcleo de controlador RISC SOC de 32 bits versátil e de alto desempenho.

      • MAC de ciclo único de 16x16 bits
      • As instruções DSP eliminam a necessidade de DSP extra
      • 8Kbyte, instrução associativa de conjunto bidirecional e caches de dados, write-through ou write-back programáveis
      • Instruções locais de ciclo único e interfaces SRAM de dados
      • Hardware de depuração no chip
      • Interrupção não mascarável
      • 9 interrupções externas
      • 3 temporizadores
      • As portas de E / S programáveis ​​reduzem a lógica de controle externo e a velocidade de E / S
      • O suporte de prototipagem do sistema FPGA reduz o risco de design
      • Interface AMBA AHB-lite opcional
      • Barramento de ciclo único XLMI de 128 bits que pode realizar transferências muito mais rápido do que o barramento principal
      • Loop de sobrecarga zero para executar loops sem paralisações

      Desempenho / Área / Energia Representativa para Diamond 212GP

      Frequência máxima (pior caso 0,13 G) 233-250 MHz
      Dhrystone 2.1 MIPS 325
      Die Area (0,13G pré-layout) * 0,56 mm2
      Die Area (0.13G pós-layout) ** 0,77 mm2
      Largura da Instrução 16/24 bits
      mW / MHz (0,13 G) ** (potência) 0.116

      Todos os números de área, potência e frequência são representativos apenas e sujeitos a variação com base na tecnologia de processo, biblioteca de células e ferramentas de projeto escolhidas por cada usuário & # x2019s.

      * A área é pós-síntese, pré-layout

      ** Área e potência são pós-síntese, inserção de árvore pós-relógio, assumindo 85% de utilização.

      Diamond 212GP oferece melhor desempenho do que ARM9 com menor potência e área menor


      ARM 946E-S Diamond 212GP
      Pior caso de frequência máxima (0,13u G), otimizado para velocidade 210 MHz 233-250 MHz
      Dhrystone MIPS 231 335
      Potência & # x2013 mW por MHz (0,13 G) * 0.31 0.116
      Área & # x2013 pós-síntese 0,97 mm2 0,56 mm2
      Layout da área & # x2013 da postagem n / D 0,77 mm2
      Loop de sobrecarga zero Não sim
      Número de interrupções 3 15
      Cronômetros Não sim
      Portas / fios de interface direta Não Portas de entrada de 32 bits, portas de saída de 32 bits

      * A energia depende das condições operacionais, bibliotecas de células padrão, metas de desempenho e carga do processador.

      Dados sobre produtos ARM retirados do site público ARM, outubro de 2006, para o processo TSMC 0.13G. Todas as métricas de velocidade, potência e área estão sujeitas a variações com base no design do usuário e nas escolhas de fábrica.

      O núcleo do controlador Diamond Standard 232L RISC

      O Diamond Standard 232L é semelhante ao Diamond 212GP, mas adiciona uma unidade de gerenciamento de memória (MMU) com todos os recursos para o sistema operacional Linux.

      • MAC de ciclo único de 16x16 bits
      • As instruções DSP eliminam a necessidade de DSP extra
      • 8Kbyte, instrução associativa de conjunto bidirecional e caches de dados, write-through ou write-back programáveis
      • Hardware de depuração no chip
      • Interrupção não mascarável
      • 9 interrupções externas
      • 3 temporizadores
      • As portas de E / S programáveis ​​reduzem a lógica de controle externo e a velocidade de E / S
      • O suporte de prototipagem do sistema FPGA reduz o risco de design
      • Interface AMBA AHB-lite opcional
      • Barramento de ciclo único XLMI de 128 bits que pode realizar transferências muito mais rápido do que o barramento principal
      • Loop de sobrecarga zero para executar loops sem paralisações
      • Unidade de gerenciamento de memória compatível com Linux

      Desempenho / Área / Energia Representativa para Diamond 232L

      Frequência máxima (pior caso 0,13 G) 233-250 MHz
      Dhrystone 2.1 MIPS 300
      Die Area (0,13G pré-layout) * 0,70 mm2
      Die Area (0.13G pós-layout) ** 0,81 mm2
      Largura da Instrução 16/24 bits
      mW / MHz (0,13 G) ** (potência) 0.189

      Todos os números de área, potência e frequência são representativos apenas e sujeitos a variação com base na tecnologia de processo, biblioteca de células e ferramentas de projeto escolhidas por cada usuário & # x2019s.

      * A área é pós-síntese, pré-layout

      ** Área e potência são pós-síntese, inserção de árvore pós-relógio, assumindo 85% de utilização.

      Diamond 232L oferece mais recursos prontos para Linux com metade da potência e da área


      ARM 926EJ-S Diamond 232L
      Pior caso de frequência máxima (0,13u G), otimizado para velocidade 250 MHz 233-250 MHz
      Dhrystone MIPS 275 300
      Potência & # x2013 mW por MHz (0,13 G) * 0.36 0.189
      Área & # x2013 pós-síntese 1,45 mm2 0,70 mm2
      Layout da área & # x2013 da postagem n / D 0,77 mm2
      Loop de sobrecarga zero Não sim
      Número de interrupções 3 15
      Cronômetros Não sim

      * A energia depende das condições operacionais, bibliotecas de células padrão, metas de desempenho e carga do processador. Dados sobre produtos ARM retirados do site público ARM, outubro de 2006, para o processo TSMC 0.13G. Todas as métricas de velocidade, potência e área estão sujeitas a variações com base no design do usuário e nas escolhas de fábrica.

      O núcleo do controlador estático-superescalar Diamond Standard 570T

      O Diamond Standard 570T está entre as CPUs embarcadas de maior desempenho e maior throughput disponíveis atualmente.

      • CPU VLIW superescalar estática de três problemas
      • Comutação sem modelo entre instruções de 2 ou 3 edições de 16, 24 e 64 bits
      • Interfaces de memória local de 64 bits para cache e SRAM local de ciclo único
      • MAC de ciclo único de 16x16 bits e multiplicadores duplos de 32 bits
      • 16Kbyte, instrução associativa de conjunto bidirecional e caches de dados, write-through ou write-back programáveis
      • Instruções de ciclo único e interfaces SRAM de dados
      • Hardware de depuração no chip
      • Interrupção não mascarável
      • 9 interrupções externas
      • 3 temporizadores
      • As portas de E / S programáveis ​​reduzem a lógica de controle externo e a velocidade de E / S
      • O suporte de prototipagem do sistema FPGA reduz o risco de design
      • Interface AMBA AHB-lite opcional
      • Barramento de ciclo único XLMI de 128 bits que pode realizar transferências muito mais rápido do que o barramento principal
      • Barramento de interface periférica (PIF) de 64 bits
      • Filas de entrada / saída de alta velocidade de 32 bits eliminam a contenção de dados do barramento do sistema principal

      Desempenho / área / potência representativos para Diamond 570T

      Frequência máxima (pior caso 0,13 G) 200-233 MHz
      Dhrystone 2.1 MIPS / MHz 1.52
      Die Area (0,13G pré-layout) * 1,03 mm2
      Die Area (0.13G pós-layout) ** 1,58 mm2
      Largura da Instrução 16/24/64 bits
      mW / MHz (0,13 G) ** Potência 0.087-0.410
      mW / MHz (frequência máxima típica de 90 nm) ** (potência) 0.155

      Todos os números de área, potência e frequência são representativos apenas e sujeitos a variação com base na tecnologia de processo, biblioteca de células e ferramentas de projeto escolhidas por cada usuário & # x2019s.

      * A área é pós-síntese, pré-layout

      ** Área e potência são pós-síntese, inserção de árvore pós-relógio, assumindo utilização de 65%.

      Diamond 570T usa menos da metade da área da matriz e potência do ARM 1136/1156


      ARM 1156T2-S Diamond 570T ARM 1136J-S
      Problema de instrução (por ciclo) 1 3 1
      Dhrystone MIPS 402 354 396
      Dhrystone MIPS / MHz 1,20 (est) 1.52 1.20
      Potência & # x2013 mW por MHz (0,13 G) * 0.24 0.08 0.24
      Layout da área & # x2013 da postagem 0,90 mm2 0,48 mm2 0,90 mm2
      Número de estágios de pipeline (pipelines mais profundos são menos eficientes) 9 5 8
      Largura da instrução 16/32 bits 16/24/64 bit 3-issue 16/32 bits
      Filas de dados de alta capacidade Não Sim (entrada e saída) Não
      Portas / fios de interface direta Não Portas de entrada de 32 bits, portas de saída de 32 bits Não

      * A energia depende das condições operacionais, bibliotecas de células padrão, metas de desempenho e carga do processador.

      Dados sobre produtos ARM retirados do site público da ARM, outubro de 2006, para o processo TSMC 90nmG. Todas as métricas de velocidade, potência e área estão sujeitas a variações com base no design do usuário e nas escolhas de fábrica.

      O motor de áudio Diamond Standard 330 HiFi

      O núcleo Diamond 330HiFi é otimizado para processamento de áudio digital. Todos os codecs de áudio populares foram pré-portados para o núcleo Diamond 330HiFi, tornando-o um bloco & # x201Cdrop-in & # x201D para qualquer aplicativo SOC que exija áudio de 24 bits de alta qualidade.

      • CPU VLIW superescalar estática de edição dupla
      • Mudança sem modelo entre instruções de edição dupla de 16, 24 e 64 bits
      • Interfaces de memória local de 64 bits para cache e SRAM local de ciclo único
      • MACs duplos podem operar como 32x16 bits ou 24x24 bits
      • Caches associativos de conjunto de 2 vias de instrução de 4 Kbyte e dados de 8 Kbyte, write-through ou write-back programáveis
      • Instruções de ciclo único e interfaces SRAM de dados
      • Hardware de depuração no chip
      • Interrupção não mascarável
      • 9 interrupções externas
      • 3 temporizadores
      • O suporte de prototipagem do sistema FPGA reduz o risco de design
      • Interface AMBA AHB-lite opcional
      • Barramento de interface periférica (PIF) de 64 bits
      • Filas de entrada / saída de alta velocidade de 32 bits eliminam a contenção de dados do barramento do sistema principal
      • Um único mecanismo de áudio oferece suporte a vários codecs
      • Espaço livre de desempenho para realizar outras funções
      • Resolução de áudio interna completa de 24 bits para áudio de alta qualidade

      Desempenho / área / potência representativos para Diamond 330HiFi

      Frequência máxima (pior caso 0,13 G) 200-233 MHz
      Dhrystone 2.1 MIPS / MHz 1.3
      Die Area (0,13G pré-layout) * 1,33 mm2
      Die Area (0.13G pós-layout) ** 2,04 mm2
      Largura da Instrução 16/24/64 bits
      mW / MHz (0,13 G) ** Potência 0.089-0.352
      mW / MHz (frequência máxima típica de 90 nm) ** (potência) 0.148

      Todos os números de área, potência e frequência são representativos apenas e sujeitos a variação com base na tecnologia de processo, biblioteca de células e ferramentas de projeto escolhidas por cada usuário & # x2019s.

      * A área é pós-síntese, pré-layout

      ** Área e potência são pós-síntese, inserção de árvore pós-relógio, assumindo utilização de 65%.

      Diamond 330HiFi é quatro vezes mais eficiente em termos de energia do que o ARM968E-S


      Diamond Standard 545CK 8-MAC, VLIW DSP

      O Diamond 545CK é o núcleo DSP IP licenciável de maior desempenho. É um único núcleo que pode ser usado para controle do sistema e DSP.

      • Mais alto desempenho e eficiência de qualquer núcleo DSP licenciável
      • VLIW superescalar estático de três questões
      • Mudança sem modelo entre instruções de três questões de 16, 24 e 64 bits
      • Até 8 operações MAC por ciclo
      • Registradores vetoriais de 16 x 160 bits
      • Duas unidades de carga / armazenamento de 128 bits
      • 64 registros de uso geral
      • Acelerador viterbi
      • Suporte para outras operações DSP: aritmética saturada, valor máximo / mínimo, normalizar, estender o sinal, etc.
      • Instruções de ciclo único e interfaces SRAM de dados duplos
      • Hardware de depuração no chip
      • Interrupção não mascarável
      • 9 interrupções externas
      • 3 temporizadores
      • O suporte de prototipagem do sistema FPGA reduz o risco de design
      • Interface AMBA AHB-lite opcional
      • Barramento de interface periférica (PIF) de 128 bits
      • Filas de entrada / saída de alta velocidade de 32 bits eliminam a contenção de dados do barramento do sistema principal

      Desempenho / Área / Energia Representativa para Diamond 545CK

      Frequência máxima (pior caso 0,13 G) 233-250 MHz
      Dhrystone 2.1 MIPS / MHz 1.52
      Die Area (0,13G pré-layout) * 1,03 mm2
      Die Area (0.13G pós-layout) ** 1,58 mm2
      Largura da Instrução 16/24 bits
      mW / MHz (0,13 G) ** Potência 0.087-0.410
      mW / MHz (frequência máxima típica de 90 nm) ** (potência) 0.155

      Todos os números de área, potência e frequência são representativos apenas e sujeitos a variação com base na tecnologia de processo, biblioteca de células e ferramentas de projeto escolhidas por cada usuário & # x2019s.

      * A área é pós-síntese, pré-layout

      ** Área e potência são pós-síntese, inserção da árvore pós-relógio, assumindo 50% de utilização.

      Diamond 545CK é o núcleo DSP licenciável mais rápido

      Notas BDTI BenchmarksTM:
      Todas as pontuações usam velocidades de clock de pior caso para o processo TSMC CL013G e biblioteca ARM Artisan SAGE-X.
      O BDTIsimMark2000TM é uma medida resumida da velocidade do DSP. Consulte www.BDTI.com para obter informações. Pontuações & # xA9 2006 BDTI.
      Configuração Diamond 545CK testada pela BDTI: temporização do layout final de 220 MHz nas piores condições. 3,7 mm2 de área de layout real. Potência de fuga 0,7 mW + potência dinâmica 0,2 mW / MHz.

      Benchmarks & # x2013 A arquitetura baseada em Xtensa da família de processadores Diamond Standard lidera os líderes do setor

      Em benchmark após benchmark, a família de processadores Diamond Standard sai no topo. A Tensilica usou sua CPU de alto desempenho Diamond 570T nos populares benchmarks de EEMBC da indústria, e aqui estão os resultados.

      Benchmarks EEMBC (Consórcio de Benchmark de Processador Incorporado)

      Nenhum benchmark único pode capturar com precisão toda a diversidade de aplicativos incorporados. Em um esforço para criar um benchmark incorporado que seria mais informativo do que o Dhrystone, a EDN Magazine patrocinou a criação de um conjunto abrangente de aplicativos incorporados representativos. Mais de 40 empresas líderes de processadores e software se juntaram à EEMBC e, juntas, desenvolveram um conjunto de benchmarks e um processo justo para executar, medir, certificar e publicar os resultados dos testes. Esses benchmarks cobrem uma ampla gama de tarefas incorporadas, mas a maior parte dos resultados certificados estão disponíveis para quatro suítes: rede, consumidor, telecomunicações e automação de escritório.

      Os dados nesta seção são retirados diretamente dos resultados certificados no site da EEMBC em www.eembc.com, em outubro de 2006. Em cada caso, comparamos o núcleo do processador Diamond Standard 570T com os núcleos ARM

      A arquitetura ARM é representada nos benchmarks EEMBC pelo ARM1026EJ-S, o único núcleo que foi avaliado pelo ARM. Também o comparamos com o ARM1136JF-S, que foi testado em um dispositivo Freescale IMX31. Nenhum resultado certificado do ARM11 EEMBC foi publicado em outubro de 2006.

      Cada suíte de teste EEMBC consiste em uma série de programas diferentes, escritos em C. A suíte de benchmark EEMBC Netbench 1.1 aproxima o desempenho de processadores em roteadores low-end. Ele consiste em três kernels de referência. Um implementa o algoritmo de caminho mais curto primeiro de Dijkstra, que é amplamente usado em roteadores e outros equipamentos de rede para encontrar o caminho mais curto ou de menor custo de um roteador específico para todos os outros roteadores. O benchmark de fluxo de pacote indica o desempenho potencial em um roteador IP com quatro interfaces de rede. No benchmark de pesquisa de rota, o desempenho é medido na operação fundamental de roteadores de datagrama IP, incluindo o recebimento e encaminhamento de datagramas IP e a implementação de um mecanismo de pesquisa de IP baseado em uma Árvore Patricia.

      O pacote de benchmark EEMBC Consumer é uma compilação de cinco kernels de benchmark separados que são representativos de aplicativos de imagem digital para o consumidor. O benchmark de filtro passa alta escala de cinza demonstra desempenho no processamento front-end de câmeras fotográficas digitais, apresentando matriz de dados 2-D e recursos de multiplicação / acumulação. Os benchmarks de compactação e descompactação JPEG obtêm imagens estáticas de dados de origem completa capturados de um sensor, compactam em um formato de arquivo JPEG para armazenamento de dados e reconvertem para representação de imagem completa, um conjunto comum de tarefas em produtos de consumo, como câmeras fotográficas digitais e filmadoras de vídeo digital. O benchmark de conversão RGB para CYMK demonstra uma conversão comum usada na impressão em cores. O benchmark de conversão RGB para VIQ demonstra uma conversão usada em codificadores NTSC para processamento de vídeo digital.

      O benchmark EEMBC Office Automation é um conjunto de benchmarks que aproximam o desempenho dos processadores em impressoras, plotters e outros sistemas de automação de escritório que lidam com texto e processamento de texto de imagem. Inclui um benchmark de dithering que avalia como o processador lida com referências indiretas (usado para gerenciar buffers internos), como ele manipula grandes conjuntos de dados, como ele manipula quantidades de bytes compactados (usado para armazenar dados de pixel em escala de cinza) e como ele executa operações de acumulação de multiplicação de quatro bytes por pixel. Um benchmark de rotação de imagem usa um algoritmo de rotação de bitmap que gira uma imagem binária completa 90 graus no sentido horário, testando a manipulação de bits, comparação e recursos de referência indireta. Um benchmark de processamento de texto exercita os recursos de manipulação de bytes do processador, comparação de ponteiros, manipulação de referência indireta e manipulação de pilha.

      O pacote de benchmark EEMBC Telecom aproxima o desempenho do processador & # x2019s em modem, xDSL e aplicativos de telecomunicações fixas relacionados. Inclui cinco kernels que representam algoritmos DSP tradicionais. O benchmark de autocorrelação é baseado em uma ferramenta matemática usada com frequência no processamento de sinais para analisar funções ou séries de valores, como sinais no domínio do tempo. O benchmark do codificador convolucional, útil para aplicativos de celular e modem, adiciona redundância para verificação de erros e explora a capacidade de realizar consultas exclusivas de bits e tabelas. O benchmark de alocação de bits testa a capacidade de transmitir dados em uma série de buffers, que então modula e transmite em uma linha telefônica em aplicativos ADSL. O benchmark Inverse Fast Fourier Transform testa a capacidade de converter dados no domínio da frequência em dados no domínio do tempo. O benchmark Fast Fourier Transform testa a capacidade de converter dados no domínio do tempo em dados no domínio da frequência. E o benchmark do decodificador Viterbi testa a capacidade do processador e do # x2019s de recuperar um pacote de dados de saída de um pacote de dados de entrada codificado em aplicativos de codificação de canal IS_136 incorporados.

      O gráfico a seguir mostra que o Diamond Standard 570T tem um desempenho muito melhor do que qualquer processador ARM testado.

      Diamond 570T tem um desempenho 2,3X MELHOR do que o ARM1136JF-S em benchmarks EEMBC


      ARM 1136JF-S * ARM 1026EJ-S (certificado como um núcleo) Diamond 570T
      NetMARK 1.0 1.29 2.55
      ConsumerMARK 1.0 1.47 2.91
      OfficeMARK 1.0 1.19 1.64
      TeleMARK 1.0 1.06 2.28
      Média geométrica 1.0 1.24 2.30

      * Resultados extrapolados do dispositivo Freescale IMX31. Nenhum resultado certificado ARM1136JF-S EEMBC foi publicado em outubro de 2006.


      Considerações finais

      A compilação de evidências apóia o envolvimento de lncRNAs na execução correta de programas de expressão gênica, que podem ser atribuídos a três níveis diferentes de atividade gênica: (i) a sequência genômica subjacente do locus, que contém elementos capazes de se ligar a proteínas regulatórias, como a transcrição fatores (ii) o ato de transcrição que pode atuar como feedback positivo ou causar interferência transcricional e (iii) o próprio produto de RNA. A combinação dessas três dimensões da função do gene junto com a localização topológica no núcleo é, portanto, o que medeia o efeito na regulação do gene. No entanto, o que torna os lncRNAs funcionais únicos é sua capacidade de estabelecer interações moleculares com proteínas e ácidos nucléicos para modular temporal e espacialmente suas atividades e / ou localização. Os exemplos analisados ​​aqui ilustram essa versatilidade mecanicista de lncRNAs - flexibilidade que surge também devido à sua plasticidade evolutiva. No entanto, apenas a identificação das sequências de RNA e elementos estruturais que conferem lncRNAs com essas capacidades, bem como a determinação das propriedades bioquímicas e biofísicas dos complexos contendo lncRNA, fornecerá uma visão mais aprofundada dos mecanismos que os lncRNAs empregam para a regulação gênica . À medida que nossa compreensão dos mecanismos do lncRNA progride, isso não apenas expandirá nossa visão da regulação transcricional, mas também de outros processos biológicos importantes centrados na cromatina, como a resposta ao dano ao DNA, reparo e replicação do DNA. Considerando as muitas e diversas funções dos lncRNAs, não é surpreendente que suas alterações contribuam para o desenvolvimento e manutenção de muitas doenças humanas diferentes. Uma melhor compreensão dos mecanismos subjacentes às funções dos lncRNAs nos ajudará a entender a fisiopatologia das doenças humanas e a projetar novas estratégias terapêuticas, além de beneficiar pesquisas fundamentais.


      Apêndice 2

      Sfh1 e SMARCB1 C-terminal α-hélice se liga a patch ácido nucleossômico

      Durante a submissão deste manuscrito, dois estudos de Wagner et al. (2019) e Valencia et al. (2019) mostrou que a região C-terminal de Sfh1 e SMARCB1, respectivamente, interage com o patch ácido do nucleossomo. No estudo de Wagner et al, a estrutura do RSC-NCP foi determinada usando crio-EM e foi mostrado que uma porção do C-terminal de Sfh1 forma uma α-hélice e se liga ao patch ácido do nucleossomo. Valencia et al mostram que a região C-terminal de SMARCB1 (homólogo Sfh1) forma uma hélice α por NMR. Além disso, esses autores mostraram que esta α-hélice se ligará aos resíduos próximos ao patch ácido do nucleossomo e por docking computacional que essa α-hélice se ligará ao patch ácido do nucleossomo. Valencia et al também mostraram que as deleções de mutações nesta hélice reduziram a eficiência da remodelação in vitro, mas não impediram a localização nuclear in vivo. Essas duas últimas descobertas apoiam nossa proposta de que Sfh1 e o lobo do braço desempenham um papel no envolvimento do nucleossomo, mas não no recrutamento do RSC.


      Resultados

      A recombinação é predominante em grupos de genes NRPS

      Em um estudo anterior, dissecamos bioquimicamente o impacto de eventos de recombinação e mutações pontuais na diversificação de microcistinas (Meyer et al. 2016). A diversidade estrutural das microcistinas é dominada por uma alta variabilidade das posições 2 e 4 (fig. 2a) (Welker e von Döhren 2006) e o gene que codifica o domínio A responsável pela incorporação do aminoácido variável na posição 2 (McyB- A1) demonstrou ser um hotspot de recombinação (Fewer et al. 2007). Mais frequentemente, um trecho de sequência cobrindo a região entre os motivos conservados A3 a A9 (Marahiel et al.1997) do módulo McyC específico de Arg foi integrado ao módulo McyB específico de Leu não sinônimo (fig. 2a) (Fewer et al. 2007 Meyer et al. 2016). Este evento de recombinação recorrente, juntamente com a especificidade de substrato relaxada do domínio A híbrido resultante, é responsável por grande parte da diversidade desta família de compostos. Notavelmente, também as posições 1 e 7 mostraram ter se diversificado por recombinação dos genes de biossíntese subjacentes (fig. S1 suplementar uma, Material Suplementar online) (Kurmayer et al. 2005 Shishido et al. 2013), tornando a recombinação um importante impulsionador da diversificação da microcistina.

      Diversificação de NRPs cianobacterianos via recombinação na biossíntese de (uma) microcistinas, (b) microgininas, (c) anabaenopeptinas, (d) spumigins, e (e) anabaenolisinas. As diferenças estruturais entre pares de famílias de compostos (quadrados cinza) se correlacionam com a divergência de sequência de nucleotídeos dos genes que codificam os módulos NRPS (M). As sequências relacionadas foram alinhadas para comparação entre pares. Os valores π (número médio de diferenças de nucleotídeos por sítio entre duas sequências) foram calculados usando o modo de janela deslizante em DnaSP (largura, passo de 300 nt, 150 nt). A estrutura em mosaico dos genes (Smith 1992) indica claramente a recombinação. Essa noção também é fortemente apoiada pela detecção de segmentos gênicos que complementam locais divergentes de forma recíproca (marcadores numerados [BP] 1-6). Notavelmente, as sequências de complemento derivam de módulos do mesmo aglomerado (BP 1, 4), de diferentes aglomerados da mesma espécie (BP 3) ou de diferentes aglomerados de diferentes espécies (BP 2, 5, 6). Os resíduos de aminoácidos nas estruturas são codificados por cores para rastrear sua origem biossintética em módulos individuais. Hty, homotirosina Hph, homofenilalanina mPro, 4-metilprolina mAsp, ácido 3-metilaspártico Te, tioesterase, R, domínio redutor. (f) Representação de close-up de eventos de recombinação putativos para avaliar os limites da unidade de troca. Os módulos de codificação de segmentos gênicos são divididos em domínios de adenilação (A), condensação (C), tiolação (T) e, se presente, metilação (MT). Motivos centrais específicos do domínio de adenilação são indicados por bandas e números (1–10) (Marahiel et al. 1997). Os linkers são indicados como quadrados preenchidos. As partes destacadas dos gráficos representam regiões que estão mais intimamente relacionadas com sequências que codificam outros módulos do que com a sequência do respectivo ortólogo.

      Diversificação de NRPs cianobacterianos via recombinação na biossíntese de (uma) microcistinas, (b) microgininas, (c) anabaenopeptinas, (d) spumigins, e (e) anabaenolisinas. As diferenças estruturais entre pares de famílias de compostos (quadrados cinza) se correlacionam com a divergência de sequência de nucleotídeos dos genes que codificam os módulos NRPS (M). As sequências relacionadas foram alinhadas para comparação entre pares. Os valores π (número médio de diferenças de nucleotídeos por sítio entre duas sequências) foram calculados usando o modo de janela deslizante em DnaSP (largura, passo de 300 nt, 150 nt). A estrutura em mosaico dos genes (Smith 1992) indica claramente a recombinação. Essa noção também é fortemente apoiada pela detecção de segmentos gênicos que complementam os locais divergentes de forma recíproca (marcadores numerados [BP] 1-6). Notavelmente, as sequências de complemento derivam de módulos do mesmo aglomerado (BP 1, 4), de diferentes aglomerados da mesma espécie (BP 3) ou de diferentes aglomerados de diferentes espécies (BP 2, 5, 6). Os resíduos de aminoácidos nas estruturas são codificados por cores para rastrear sua origem biossintética em módulos individuais. Hty, homotirosina Hph, homofenilalanina mPro, 4-metilprolina mAsp, ácido 3-metilaspártico Te, tioesterase, R, domínio redutor. (f) Representação de close-up de eventos de recombinação putativos para avaliar os limites da unidade de troca. Os módulos de codificação de segmentos gênicos são divididos em domínios de adenilação (A), condensação (C), tiolação (T) e, se presente, metilação (MT). Motivos centrais específicos do domínio de adenilação são indicados por bandas e números (1–10) (Marahiel et al. 1997). Os linkers são indicados como quadrados preenchidos. As partes destacadas dos gráficos representam regiões que estão mais intimamente relacionadas com sequências que codificam outros módulos do que com a sequência do respectivo ortólogo.

      A prevalência da recombinação na evolução da diversidade da microcistina nos motivou a investigar eventos de recombinação em genes NRPS bacterianos sistematicamente no nível do filo. As cianobactérias são um recurso extremamente valioso para estudar a recombinação natural dos genes NRPS (Welker e von Döhren 2006), devido ao monitoramento ecológico extensivo no nível metabólico e genômico (Sogge et al. 2013 Agha e Quesada 2014 Mazur-Marzec et al. 2016) . Muito interesse em metabólitos cianobacterianos decorre não apenas de florescências de cianobactérias produtoras de toxinas, que levantam preocupações de saúde pública, mas também do potencial farmacológico pronunciado de muitos compostos com diversas bioatividades. Isso leva a uma quantidade crescente de dados sobre quimio-, eco- e genótipos, prontos para mineração de dados abrangente. Após a análise de diversas famílias de NRP e a análise aprofundada das sequências do genoma disponíveis, fomos capazes de identificar 13 eventos de recombinação anteriormente não reconhecidos, juntamente com quatro eventos relatados anteriormente (Ishida et al. 2009 Christiansen et al. 2011), correlacionando diferenças estruturais entre pares de famílias de compostos com divergência de sequência de nucleotídeos dos genes que codificam os módulos NRPS. Além disso, em muitos casos detectamos segmentos de genes que complementam esses locais divergentes, revelando assim uma estrutura em mosaico dos genes (Smith 1992), uma indicação clara de recombinação. Esses eventos de recombinação putativa levaram a mudanças na composição de aminoácidos de microgininas, anabaenopeptinas, spumiginas, anabaenolisinas, Ahp-ciclodepsipeptídeos e aeruginosinas (figs. 2 e 3, fig. S1 suplementar c, Material Suplementar online). Curiosamente, para 12 desses eventos, fomos capazes de identificar sequências plausíveis de parceiros de recombinação de genes de biossíntese de NRP caracterizados, que derivam de módulos do mesmo agrupamento (fig. 2, ponto [BP] 4 fig. 3, BP8, 11 , e 13), de grupos relacionados de espécies diferentes (fig. 3, BP7 e 10), de grupos diferentes da mesma espécie (fig. 2, BP3), ou de grupos diferentes de espécies diferentes (fig. 2, BP2, 5 e 6 fig. 3, BP9 e 12). Para obter mais suporte para recombinação, usamos RDP4 (Martin et al. 2015). Usando múltiplos métodos de detecção de recombinação (RDP [Martin e Rybicki 2000], GENECONV [Padidam et al. 1999], Bootscan [Salminen et al. 1995], Maxchi [Smith 1992], Chimaera [Posada and Crandall 2001], SiSscan [Gibbs et al. 2000], 3Seq [Boni et al. 2007], LARD [Holmes et al. 1999]) obtivemos um forte suporte para a recombinação em todos os eventos para os quais pudemos identificar de forma abrangente sequências plausíveis de parceiros de recombinação, porque a recombinação pode ser detectada em todos os casos com todos os métodos usados ​​(figs. S2 – S13 suplementares, Material Suplementar online). Sabe-se que diferentes métodos de avaliação da recombinação levam a resultados diferentes dependendo de fatores como divergência de sequência. Portanto, diferentes métodos devem ser usados ​​para atingir a potência máxima, minimizando os resultados falsos positivos (Posada e Crandall 2001).

      Diversificação de Ahp-ciclodepsipeptídeos via recombinação. (uma) As diferenças estruturais de ahpcyclodepsipeptides (quadrados cinza) se correlacionam com a divergência de sequência de nucleotídeos dos genes que codificam os módulos NRPS (M). Sequências intimamente relacionadas foram alinhadas para comparação entre pares. Os valores π (número médio de diferenças de nucleotídeos por sítio entre duas sequências) foram calculados usando o modo de janela deslizante em DnaSP (largura, passo de 300 nt, 150 nt). A estrutura em mosaico dos genes (Smith 1992) indica claramente a recombinação. Essa noção também é fortemente apoiada pela detecção de segmentos gênicos que complementam locais divergentes de forma recíproca (BP 7–13). Notavelmente, as sequências de complemento derivam de módulos do mesmo agrupamento (BP 8, 11 e 13), de agrupamentos relacionados de diferentes espécies (BP 7 e 10) ou de diferentes agrupamentos de diferentes espécies (BP 9 e 12). Os resíduos de aminoácidos nas estruturas são codificados por cores para rastrear sua origem biossintética em módulos individuais. Ahp, 3-amino-6-hidroxi-2-piperidona Hty, homotirosina Hmp, 3-hidroxi-4-metilprolina Te, tioesterase. (b) Representação de close-up de eventos de recombinação putativos para avaliar os limites da unidade de troca. Os módulos de codificação de segmentos gênicos são divididos em domínios de adenilação (A), condensação (C) e tiolação (T). Motivos centrais específicos do domínio de adenilação são indicados por bandas e números (1–10) (Marahiel et al. 1997). Os linkers são indicados como quadrados preenchidos. As partes destacadas dos gráficos representam regiões que estão mais intimamente relacionadas com sequências que codificam outros módulos do que com a sequência do respectivo ortólogo.

      Diversificação de Ahp-ciclodepsipeptídeos via recombinação. (uma) As diferenças estruturais de ahpcyclodepsipeptides (quadrados cinza) se correlacionam com a divergência de sequência de nucleotídeos dos genes que codificam os módulos NRPS (M). Sequências intimamente relacionadas foram alinhadas para comparação entre pares. Os valores π (número médio de diferenças de nucleotídeos por local entre duas sequências) foram calculados usando o modo de janela deslizante em DnaSP (largura, passo de 300 nt, 150 nt). A estrutura em mosaico dos genes (Smith 1992) indica claramente a recombinação. Essa noção também é fortemente apoiada pela detecção de segmentos gênicos que complementam locais divergentes de forma recíproca (BP 7–13). Notavelmente, as sequências de complemento derivam de módulos do mesmo agrupamento (BP 8, 11 e 13), de agrupamentos relacionados de diferentes espécies (BP 7 e 10) ou de diferentes agrupamentos de diferentes espécies (BP 9 e 12). Os resíduos de aminoácidos nas estruturas são codificados por cores para rastrear sua origem biossintética em módulos individuais. Ahp, 3-amino-6-hidroxi-2-piperidona Hty, homotirosina Hmp, 3-hidroxi-4-metilprolina Te, tioesterase. (b) Representação de close-up de eventos de recombinação putativos para avaliar os limites da unidade de troca. Os módulos de codificação de segmentos gênicos são divididos em domínios de adenilação (A), condensação (C) e tiolação (T). Motivos centrais específicos do domínio de adenilação são indicados por bandas e números (1–10) (Marahiel et al. 1997). Os linkers são indicados como quadrados preenchidos. As partes destacadas dos gráficos representam regiões que estão mais intimamente relacionadas com sequências que codificam outros módulos do que com a sequência do respectivo ortólogo.

      Com oito casos documentados de recombinação, a família dos Ahp-ciclodepsipeptídeos se destaca em nosso conjunto de dados (fig. 3). Esta família de compostos com atualmente mais de 200 membros, todos os quais possuem uma única porção 3-amino-6-hidroxi-2-piperidona (Ahp) na posição 3 é excepcionalmente diversa (Köcher et al. 2020). Além da porção Ahp, esses inibidores de serina protease notavelmente ativos compartilham uma topologia de anel muito conservada na qual as posições altamente conservadas (1, 3, 5) alternam com altamente (2, 4) ou pelo menos ligeiramente (6) flexíveis (fig. 3a) (Welker e von Döhren 2006). Nossos dados mostram que a recombinação contribui para a diversificação de todas as posições flexíveis (fig. 3). No entanto, os resultados também indicam claramente que o módulo responsável pela incorporação do aminoácido na posição 4 é um hotspot de recombinação, enquanto a posição mais variável dos Ahp-ciclodepsipeptídeos, posição 2 (Welker e von Döhren 2006), parece ser muito menor freqüentemente alterado por recombinação (fig. 3).

      Em seguida, voltamos nossa atenção para produtores prolíficos de NRP de outros filos, como firmicutes e actinobactérias, para testar exemplarmente se o conceito de recombinação para diversificação de NRP é similarmente difundido em todo o reino bacteriano. Em ambos os filos juntos, fomos capazes de detectar 11 eventos de recombinação anteriormente não reconhecidos na biossíntese de lipopeptídeos iturínicos, polimixinas e antibióticos glicopeptídicos, juntamente com um evento previamente relatado de biossíntese de hormaomicina (Crüsemann et al. 2013) (fig. 4 e fig. Complementar . S1, Material Suplementar online). Para 5 desses 12 eventos, fomos capazes de identificar sequências plausíveis de parceiros de recombinação de genes de biossíntese de NRP caracterizados, que derivam de módulos do mesmo agrupamento (fig. 4, BP14 e 18), de agrupamentos relacionados de diferentes espécies (fig. 4 , BP15), de diferentes agrupamentos da mesma espécie (fig. 4, BP17), ou de diferentes agrupamentos de diferentes espécies (fig. 4, BP16). Mais uma vez, a análise com RDP4 deu um forte suporte para a recombinação em todos os eventos para os quais pudemos identificar de forma abrangente as sequências de parceiros de recombinação plausíveis, uma vez que a recombinação pode ser detectada em todos os casos com todos os métodos usados ​​(figs suplementares S14-S17, Material Suplementar online).

      Diversificação de NRPs não cianobacterianos via recombinação. Eventos de recombinação putativos na biossíntese de (uma) lipopeptídeos iturínicos e (b) polimixinas. As diferenças estruturais de NRPs (quadrados cinza) se correlacionam com a divergência de sequência de nucleotídeos dos genes que codificam os módulos NRPS (M). Sequências intimamente relacionadas foram alinhadas para comparação entre pares. Os valores π (número médio de diferenças de nucleotídeos por sítio entre duas sequências) foram calculados usando o modo de janela deslizante em DnaSP (largura, passo de 300 nt, 150 nt). A estrutura em mosaico dos genes (Smith 1992) indica claramente a recombinação. Esta noção também é fortemente apoiada pela detecção de segmentos gênicos que complementam locais divergentes de forma recíproca (marcadores numerados [BP] 14–18). Notavelmente, as sequências de complemento derivam de módulos do mesmo agrupamento (BP 14 e 18), de agrupamentos relacionados de diferentes espécies (BP 15), de diferentes agrupamentos da mesma espécie (BP 17) ou de diferentes agrupamentos de diferentes espécies ( BP 16). Os resíduos de aminoácidos nas estruturas são codificados por cores para rastrear sua origem biossintética em módulos individuais. Dab, ácido diaminobutírico Te, tioesterase R, porção alquil. (c) Representação de close-up de eventos de recombinação putativos para avaliar os limites da unidade de troca. Os módulos de codificação de segmentos gênicos são divididos em domínios de adenilação (A), condensação (C) e tiolação (T). Motivos centrais específicos do domínio de adenilação são indicados por bandas e números (1–10) (Marahiel et al. 1997). Os linkers são indicados como quadrados preenchidos. As partes destacadas dos gráficos representam regiões que estão mais intimamente relacionadas com sequências que codificam outros módulos do que com a sequência do respectivo ortólogo.

      Diversificação de NRPs não cianobacterianos via recombinação. Eventos de recombinação putativos na biossíntese de (uma) lipopeptídeos iturínicos e (b) polimixinas. As diferenças estruturais de NRPs (quadrados cinza) se correlacionam com a divergência da sequência de nucleotídeos dos genes que codificam os módulos NRPS (M). Sequências intimamente relacionadas foram alinhadas para comparação entre pares. Os valores π (número médio de diferenças de nucleotídeos por sítio entre duas sequências) foram calculados usando o modo de janela deslizante em DnaSP (largura, passo de 300 nt, 150 nt). A estrutura em mosaico dos genes (Smith 1992) indica claramente a recombinação. Essa noção também é fortemente apoiada pela detecção de segmentos gênicos que complementam os locais divergentes de forma recíproca (marcadores numerados [BP] 14–18). Notavelmente, as sequências de complemento derivam de módulos do mesmo agrupamento (BP 14 e 18), de agrupamentos relacionados de diferentes espécies (BP 15), de diferentes agrupamentos da mesma espécie (BP 17) ou de diferentes agrupamentos de diferentes espécies ( BP 16). Os resíduos de aminoácidos nas estruturas são codificados por cores para rastrear sua origem biossintética em módulos individuais. Dab, ácido diaminobutírico Te, tioesterase R, porção alquil. (c) Representação de close-up de eventos de recombinação putativos para avaliar os limites da unidade de troca. Os módulos de codificação de segmentos gênicos são divididos em domínios de adenilação (A), condensação (C) e tiolação (T). Motivos centrais específicos do domínio de adenilação são indicados por bandas e números (1–10) (Marahiel et al. 1997). Os linkers são indicados como quadrados preenchidos. As partes destacadas dos gráficos representam regiões que estão mais intimamente relacionadas com sequências que codificam outros módulos do que com a sequência do respectivo ortólogo.

      Juntos, esses resultados mostram que a recombinação é um fator chave na evolução da diversidade de NRP que é muito difundida no reino bacteriano. O número de eventos de recombinação detectados em uma família de compostos individuais aproximadamente se correlaciona com o número de compostos conhecidos e grupos de genes de biossíntese sequenciados para todos os filos investigados, indicando assim que a recombinação é um fenômeno abundante e ubíquo na biossíntese de NRPs.

      O Aessencial Domínio é um Hotspot de Diversificação

      Para testar se a ocorrência generalizada de recombinação segue regras evolutivas definidas, analisamos os limites da unidade de troca de eventos de recombinação individual no nível de DNA (figs. 2f, 3b e 4c), bem como no nível de proteína (figs. S18 e S19 suplementares , Material Suplementar online). Portanto, uma análise de janela deslizante foi usada para identificar pontos de interrupção que marcam relacionamentos mais próximos com sequências que codificam outros módulos do que com a sequência do respectivo ortólogo. Muito notavelmente, a recombinação tem como alvo predominantemente o Aessencial domínio para alcançar a troca de aminoácidos individuais em estruturas de NPR. As únicas exceções podem ser encontradas na biossíntese de uma anabaenopeptina (fig. 2, BP4) e um lipopeptídeo iturínico (fig. 4, BP17), para os quais no primeiro caso um didomato C – A e no segundo caso um A– T – C – A multidomain parece ter sido trocado. Curiosamente, também nesses casos, as trocas de subdomínio A parecem contribuir para a diversificação de compostos. Esta observação impressionante aponta para cenários de recombinação mais complexos, nos quais vários eventos de recombinação contribuíram para a diversificação dos genes NRPS. No entanto, o foco evolutivo mais ou menos exclusivo no Aessencial domínio contradiz fortemente a hipótese amplamente aceita de que os domínios A e C coevoluem e são transferidos juntos entre os módulos (Lautru e Challis 2004 Baltz 2014).

      A projeção das unidades de troca deduzidas (fig. 5a) na estrutura de SrfA-C (Tanovic et al. 2008) ilustra a tendência muito óbvia de manter o ligante C – A nativo, o Asub domínio e, consequentemente, o AsubInterface do domínio T intacta (fig. 5b). No entanto, dentro dessas limitações, os limites da unidade de troca são notavelmente diversos. Esta pluralidade indica uma plasticidade pronunciada do Aessencial domínio, que fornece vários pontos de interrupção para trocas de subdomínio a serem aproveitadas pela evolução (fig. 5a).

      Visualização dos limites da unidade de troca em módulos NRPS. (uma) Visualização esquemática das unidades de troca deduzidas (figs. S18 e S19 suplementares, Material Suplementar online) que muito provavelmente resultam de um único evento de recombinação (padrão verificado). Os módulos são divididos em domínios de adenilação (A), condensação (C), tiolação (T) e ligantes (L). Motivos centrais específicos do domínio de adenilação são indicados pelos números 1–10 (Marahiel et al. 1997). Módulos que possuem um domínio de metiltransferase (MT) adicional entre o motivo central 8 e 9 são marcados com um asterisco. A pluralidade dos limites da unidade de troca indica uma plasticidade pronunciada do domínio Acore, que fornece vários pontos de interrupção para que as trocas de subdomínio sejam aproveitadas pela evolução. (b) A projeção das unidades de troca deduzidas na estrutura de SrfA-C (Tanovic et al. 2008) ilustra a tendência óbvia de manter o linker C-A nativo, o domínio Asub e, conseqüentemente, a interface do domínio Asub-T intacta.

      Visualização dos limites da unidade de troca em módulos NRPS. (uma) Visualização esquemática das unidades de troca deduzidas (figs. S18 e S19 suplementares, Material Suplementar online) que muito provavelmente resultam de um único evento de recombinação (padrão verificado). Os módulos são divididos em domínios de adenilação (A), condensação (C), tiolação (T) e ligantes (L). Motivos centrais específicos do domínio de adenilação são indicados pelos números 1–10 (Marahiel et al. 1997). Módulos que possuem um domínio de metiltransferase (MT) adicional entre o motivo central 8 e 9 são marcados com um asterisco. A pluralidade dos limites da unidade de troca indica uma plasticidade pronunciada do domínio Acore, que fornece vários pontos de interrupção para que as trocas de subdomínio sejam aproveitadas pela evolução. (b) A projeção das unidades de troca deduzidas na estrutura de SrfA-C (Tanovic et al. 2008) ilustra a tendência óbvia de manter o linker C-A nativo, o domínio Asub e, consequentemente, a interface do domínio Asub-T intacta.

      Curiosamente, as trocas de subdomínio A parecem seguir um esquema bastante complementar em comparação com eventos de recombinação que levam à integração de domínios E em vias de NRP, que mudam a configuração do aminoácido que é incorporado pelo módulo de configuração l - para d ( Rounge et al. 2008). Nestes eventos, domínios especiais T e C (TE e D Ceu) substituem os domínios convencionais T e C (TC e L Ceu) levando à troca de TC- L Ceu didodomínios com TE–E– D Ceu tridodomínios (fig. S20 suplementar, Material suplementar online). Notavelmente, o Asub domínio do domínio A adjacente também é trocado, indicando assim também a importância do domínio A nativosub–T interfaces de domínio em arquiteturas NRPS funcionais.


      Primeira pessoa - Daisuke Takao

      First Person é uma série de entrevistas com os primeiros autores de uma seleção de artigos publicados no Biology Open, ajudando pesquisadores em início de carreira a se promoverem ao lado de seus artigos. Daisuke Takao é o primeiro autor de ‘Loops de feedback na seleção de local de coordenadas da rede Plk4 – STIL – HsSAS6 para formação de procentríolo’, publicado em BiO. Daisuke conduziu a pesquisa descrita neste artigo enquanto professor assistente no laboratório de Daiju Kitagawa na Escola de Graduação em Ciências Farmacêuticas da Universidade de Tóquio, Japão. Ele está agora na Escola de Graduação em Medicina da Universidade de Tóquio, investigando cílios e centrossomas.

      Quais são, na sua opinião, algumas das maiores conquistas em sua área e como isso influenciou sua pesquisa?

      A microscopia de super-resolução mudou definitivamente a biologia celular e, claro, os campos dos cílios e do centrossoma não são exceção. A arquitetura central dos cílios e centrossomas tem diâmetro de até 200 nm, tornando-os os melhores alvos para testar o limite da microscopia óptica. Na verdade, uma série de estudos usando microscopia de super-resolução nos permitiu compreender as estruturas nanoscópicas dos cílios e centrossomas. Essas conquistas têm impulsionado o campo e, claro, sou aquele que visualiza o mundo nanoscópico com paixão. Eu apliquei a microscopia de super-resolução STED em meu trabalho recente para visualizar o padrão espacial de moléculas nos centrossomas, o que também motivou este trabalho. Esperamos que nossas conquistas também encorajem outros cientistas da área.

      Esquema da montagem dinâmica da arquitetura centrossomal central.


      Informações de Apoio

      S1 Fig. Resposta BOLD específica da camada em V1 para estímulos apresentados e esperados separadamente para subpopulações de voxel que preferem (linhas sólidas, formas preenchidas) e não preferem (linhas tracejadas, formas abertas) a orientação atual.

      Respostas BOLD são mais altas em subpopulações que preferem a orientação (esperada) em todas as camadas para estímulos apresentados e camadas profundas apenas para estímulos esperados, mas omitidos. Observe que as respostas de omissão são geralmente negativas. Isso é provavelmente o resultado do fato de que o estudo atual empregou um desenho rápido relacionado a eventos sem um período de linha de base explícito. Especificamente, neste tipo de projeto, a linha de base é efetivamente o sinal médio e, quando um estímulo é omitido, durante uma corrida em que os estímulos são apresentados na maior parte do tempo, o sinal em V1 provavelmente será inferior à média. Essencialmente, este tipo de projeto é ideal para detectar diferenças entre as condições (estímulo vs. omissão ou 45 ° estímulo / omissão vs. 135 ° estímulo / omissão), que era nosso principal interesse aqui, mas subótimo para detectar efeitos principais de condições únicas ( por exemplo, estímulo vs. linha de base ou omissão vs. linha de base). Os pontos representam participantes individuais e as formas curvas indicam densidade. Barras de erro indicam SEM dentro do sujeito. Os dados estão disponíveis em osf.io/k54p3. BOLD, SEM dependente do nível de oxigênio no sangue, erro padrão da média V1, córtex visual primário.

      S2 Fig. Resposta BOLD específica de camada em V1 para estímulos apresentados e esperados com base em cursos de tempo de voxel bruto.

      A normalização e a ponderação dos cursos de tempo do voxel por seletividade de orientação foram omitidas nesta análise de controle. (UMA) Resposta BOLD específica de orientação para grades apresentadas (azul) e esperadas, mas omitidas (laranja) nas diferentes camadas de V1, em média sobre as tarefas. (B) Resposta BOLD específica da orientação para grades esperadas, mas omitidas (laranja, painel superior) e apresentadas (azul, painel inferior), separadamente para as tarefas de orientação (linhas sólidas, formas preenchidas) e contraste (linhas tracejadas, formas abertas). Os pontos representam participantes individuais e as formas curvas indicam densidade. Barras de erro indicam SEM dentro do sujeito. Os dados estão disponíveis em osf.io/k54p3. BOLD, SEM dependente do nível de oxigênio no sangue, erro padrão da média V1, córtex visual primário.

      S3 Fig. Resposta BOLD específica da camada em V1 para estímulos apresentados e esperados determinados por interpolação em vez de GLM espacial.

      (UMA) Resposta BOLD específica de orientação para grades apresentadas (azul) e esperadas, mas omitidas (laranja) nas diferentes camadas de V1, calculadas em média sobre as tarefas. (B) Resposta BOLD específica da orientação para grades esperadas, mas omitidas (laranja, painel superior) e apresentadas (azul, painel inferior), separadamente para as tarefas de orientação (linhas sólidas, formas preenchidas) e contraste (linhas tracejadas, formas abertas). Os pontos representam participantes individuais e as formas curvas indicam densidade. Barras de erro indicam SEM dentro do sujeito. Os dados estão disponíveis em osf.io/k54p3. BOLD, GLM dependente do nível de oxigênio no sangue, modelo linear geral SEM, erro padrão da média V1, córtex visual primário.

      S4 Fig. Resposta BOLD específica da camada em V1 para apresentada e esperada como uma função do número de voxels selecionados.

      (UMA) Resposta BOLD específica de orientação para grades esperadas mas omitidas nas diferentes camadas de V1, calculadas em relação às tarefas. (B) Resposta BOLD específica de orientação para grades apresentadas nas diferentes camadas de V1, com média de tarefas. Barras de erro indicam SEM dentro do sujeito. Os dados estão disponíveis em osf.io/k54p3. BOLD, SEM dependente do nível de oxigênio no sangue, erro padrão da média V1, córtex visual primário.

      S5 Fig. Registro de limites corticais para significar EPI para todos os participantes.

      Os registros são mostrados somente após o registro de corpo rígido (BBR), bem como após o RBR. RBR aumentou o contraste GM – WM absoluto (c) em todos os participantes. As setas destacam os locais onde a RBR melhorou o registro. BBR, registro baseado em fronteira EPI, imagem echo planar GM, substância cinzenta RBR, registro recursivo de fronteira WM, substância branca.

      S6 Fig. Ilustração do método GLM temporal.

      Modelo de exemplo e dados mostrados para 1 participante (P1) e 1 ROI (V1, voxels preferindo 135 graus). À esquerda, painel superior: regressores usados ​​no GLM temporal. Os cursos de tempo coloridos indicam regressores para as 4 condições de interesse e os cursos de tempo cinza indicam regressores incômodos (ou seja, movimento da cabeça). À esquerda, 3 painéis inferiores: cursos de tempo fMRI em cada uma das 3 camadas GM (cinza sólido) e cursos de tempo ajustados por GLM (preto tracejada). À direita, 3 painéis inferiores: estimativas de parâmetros para os 4 regressores de interesse, quantificando a amplitude da resposta BOLD evocada pelas 4 condições. Essas estimativas de parâmetros constituem os principais resultados, conforme mostrado na Figura 3. Os dados estão disponíveis em osf.io/k54p3. BOLD, fMRI dependente do nível de oxigênio no sangue, imagem de ressonância magnética funcional GLM, modelo linear geral GM, ROI de substância cinzenta, região de interesse.


      Assista o vídeo: LIVE: Architektura heksagonalna i droga do eliminowania komplikacji - Przemysław Bykowski (Agosto 2022).